JPH03235428A - Parity generator checker - Google Patents

Abstract

PURPOSE:To offer the circuit of simple configuration not necessitating a serial.parallel conversion circuit by latching the result of the parity calculation of input data, and taking the exclusive logical sum (EOR) of this latch and the next input data. CONSTITUTION:An AND gate G5 is selected at the time of even parity. The output of the AND gate G5 is latched by a flip flop 4 through an OR gate G7. The EORs of A and x latched by the flip flop 4 and the next data B is taken, and the result is latched by the flip flop 4. This is to be repeated in the following, and the EOR with the input data is taken successively. After the EOR of the input data A, B, C, D, D, F, G, H is latched by the flip flop 4, the EORs of these input data A, B, C, D, E, F, G, H and the last input data is taken by the EOR gate G2.

Description

【発明の詳細な説明】 ［概要コ データのパリティチエツクを行うパリテジェネレータ・
チエッカに関し、 シリアル・パラレル変換回路を必要としない簡単な構成
の回路を提供することを目的とし、シリアルデータ人力
と１ビット前の演算結果との排他的論理和（ＥＯＲ）を
とるＦＯＲ回路と、該ＦＯＲ回路の出力を受け、この出
力にタイミング信号を用いて周期的に固定値（初期値）
を挿入する初期設定値決定回路と、奇数パリティと偶数
パリティとで異なる初期設定値決定回路出力をオッド・
イーブンセレクト信号によりセレクトするセレクタと、
該セレクタ出力をラッチすると共に、その出力を前記Ｅ
ＯＲ回路にフィードバック信号として与える第１のラッ
チ回路と、前記ＦＯＲ回路の出力を受け、タイミング信
号によりラッチする第２のラッチ回路とにより構成され
、該第２のラッチ回路出力をパリティ出力とするように
構成する。[Detailed Description of the Invention] [Summary Parity Generator for Checking Parity of Codata]
Regarding the checker, the purpose is to provide a circuit with a simple configuration that does not require a serial-to-parallel conversion circuit, and includes a FOR circuit that takes the exclusive OR (EOR) of the serial data manually and the calculation result of 1 bit before. Receives the output of the FOR circuit and uses a timing signal to periodically set a fixed value (initial value) to this output.
and an initial setting value determining circuit that inserts the output of the initial setting value determining circuit, which inserts the
a selector that selects based on an even select signal;
The selector output is latched and the output is
It is composed of a first latch circuit that provides a feedback signal to the OR circuit, and a second latch circuit that receives the output of the FOR circuit and latches it based on a timing signal, and the output of the second latch circuit is configured to be a parity output. Configure.

［産業上の利用分野］ 本発明はデータのパリティチエツクを行うパリティジェ
ネレーターチエッカに関する。[Industrial Field of Application] The present invention relates to a parity generator checker that performs a parity check on data.

［従来の技術］ データ転送を行う場合に、転送データの信頼性をチエツ
クするためにパリティチエツクか行われる。パリティチ
エツクには、偶数（イーブン）パリティと奇数（オツド
）パリティとがある。偶数パリティは、Ｎビットのデー
タとパリティビットとの“１”の数が偶数になるように
パリティビットを付加するものであり、奇数パリティは
Ｎビットのデータとパリティビットとの“１”の数が奇
数になるようにパリティビットを付加するものである。[Prior Art] When data is transferred, a parity check is performed to check the reliability of the transferred data. Parity checks include even parity and odd parity. Even parity adds parity bits so that the number of 1s between N bits of data and the parity bit is an even number, and odd parity adds a parity bit so that the number of 1s between N bits of data and the parity bit becomes an even number. A parity bit is added so that the number is an odd number.

第６図は従来のパリティジェネレータ・チエッカの回路
構成例を示す図である。図に示す回路は、ＡからＩまで
の９ビットのデータの奇数（オツトー０ＤＤ）／偶数（
イーブン−１：ＶＥＮ）パリティを発生する。ＡからＩ
までのデータの中に“１”の数が偶数個あった場合には
ＥＶＥＮ出力に“１”が立ち、“１”の数が奇数個あっ
た場合にはＯＤＤ出力に“１”が立つ。従って、どちら
の出力に“１”が立ったかで偶数パリティであるか奇数
パリティであるかを判定することができる。FIG. 6 is a diagram showing an example of the circuit configuration of a conventional parity generator/checker. The circuit shown in the figure consists of odd number (0DD)/even number (0DD) of 9-bit data from A to I.
Even-1: VEN) Generates parity. A to I
If there is an even number of "1"s in the data up to this point, "1" is set at the EVEN output, and "1" is set at the ODD output when there is an odd number of "1"s. Therefore, it is possible to determine whether the parity is even parity or odd parity depending on which output is set to "1".

この回路をパリティジェネレータとして動作させる場合
には、９番目の入力Ｉをパリティ人力として“１”の数
か偶数個（偶数パリティ）又は奇数個（奇数パリティ）
となるようにＩの値を決定すればよい。When operating this circuit as a parity generator, the 9th input I is used as a parity generator, and the number of "1"s, an even number (even parity), or an odd number (odd parity)
The value of I may be determined so that

［発明が解決しようとする課題］ パリティジェネレータ・チエッカとは、本来１本のデー
タハイウェイを転送されてくるデータ、即ちシリアルデ
ータをパリティ演算するものである。従って、第６図に
示すような回路を用いてパリティ演算させようとすると
、シリアルデータをパラレルデータに変換するシリアル
・パラレル変換器が必要となる。また、演算するデータ
の語長が長くなると、第６図に示すような回路をカスケ
ード接続して対応する必要がある。このように、従来回
路では付加回路が必要となり、回路規模がデータの語長
に比例して大きくなるという不具合があった。[Problems to be Solved by the Invention] A parity generator/checker is a device that performs a parity calculation on data that is originally transferred over one data highway, that is, serial data. Therefore, if a circuit as shown in FIG. 6 is used for parity calculation, a serial/parallel converter for converting serial data into parallel data is required. Furthermore, when the word length of the data to be operated on becomes longer, it is necessary to cope with the problem by cascading circuits as shown in FIG. As described above, the conventional circuit requires an additional circuit, and has the disadvantage that the circuit size increases in proportion to the word length of the data.

本発明はこのような課題に鑑みてなされたものであって
、シリアル・パラレル変換回路を必要としない簡単な構
成のパリティジェネレータ・チエッカを提供することを
目的としている。The present invention has been made in view of these problems, and an object of the present invention is to provide a parity generator/checker with a simple configuration that does not require a serial/parallel conversion circuit.

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。図において、
１はシリアルデータ入力と１ビット前の演算結果との排
他的論理和（ＥＯＲ）をとるＥＯＲ回路、２は該ＥＯＲ
回路１の出力を受け、この出力にタイミング信号を用い
て周期的に固定値（初期値）を挿入する初期設定値決定
回路、３は奇数パリティと偶数パリティとで異なる初期
設定値決定回路２出力をオッド・イーブンセレクト信号
によりセレクトするセレクタ、４は該セレクタ３出力を
ラッチすると共に、その出力を前記ＦＯＲ回路１にフィ
ードバック信号として与える第１のラッチ回路、５は前
記ＥＯＲ回路１の出力を受け、タイミング信号によりラ
ッチする第２のラッチ回路である。[Means for Solving the Problems] FIG. 1 is a block diagram of the principle of the present invention. In the figure,
1 is an EOR circuit that performs exclusive OR (EOR) of the serial data input and the operation result of 1 bit before, and 2 is the EOR circuit.
An initial setting value determining circuit receives the output of circuit 1 and periodically inserts a fixed value (initial value) into this output using a timing signal. 3 is an initial setting value determining circuit 2 output that differs between odd parity and even parity. 4 is a first latch circuit that latches the output of the selector 3 and provides the output as a feedback signal to the FOR circuit 1; 5 receives the output of the EOR circuit 1; , a second latch circuit that latches in response to a timing signal.

［作用］ ビットシリアルに入力されるデータは、初期設定値決定
回路２−セレクタ３−ラッチ回路４と伝わりラッチ回路
４にラッチされる。このラッチ回路４の出力はＦＯＲ回
路１にフィードバックされているので、ＥＯＲ回路回路
入力データと１ビット前の演算結果との排他的論理和を
演算することになる。この演算結果は、初期設定値決定
回路２→セレクタ３→ラッチ回路４と伝わりラッチ回路
４にラッチされる。以下、同様の動作を繰返すことによ
り、必要なビット数のシリアルデータの排他論理演算を
行うことができる。[Operation] Data that is input bit serially is transmitted through the initial setting value determining circuit 2, the selector 3, and the latch circuit 4, and is latched by the latch circuit 4. Since the output of the latch circuit 4 is fed back to the FOR circuit 1, the exclusive OR of the EOR circuit input data and the operation result of one bit before is calculated. The result of this calculation is transmitted from the initial setting value determining circuit 2 to the selector 3 to the latch circuit 4 and is latched by the latch circuit 4. Thereafter, by repeating the same operation, exclusive logic operations can be performed on serial data of the required number of bits.

そして、ここで排他論理演算を終了しようとする時点で
タイミング信号を人力してやればＥＯＲ回路１の演算結
果は第２のラッチ回路５にラッチされ、パリティ出力と
して出力される。本発明によれば、ビットシリアルデー
タをそのまま演算しているのでシリアル・パラレル変換
器は不要となり、回路構成が簡単になる。しかも、タイ
ミング信号の発生時点を変化させることで任意のビット
数（語長）のデータのパリティチエツクを行うことがで
きる。Then, if a timing signal is manually input at the time when the exclusive logic operation is to be completed, the operation result of the EOR circuit 1 is latched by the second latch circuit 5 and output as a parity output. According to the present invention, since the bit serial data is directly operated, a serial/parallel converter is not required, and the circuit configuration is simplified. Moreover, by changing the time point at which the timing signal is generated, it is possible to perform a parity check on data of any number of bits (word length).

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。[Example] Hereinafter, an example of the present invention will be described in detail with reference to the drawings.

第２図は本発明の一実施例を示す回路図である。FIG. 2 is a circuit diagram showing one embodiment of the present invention.

第１図と同一のものは、同一の符号を付して示す。Components that are the same as those in FIG. 1 are designated by the same reference numerals.

図において、ＥＯＲ回路１はＥＯＲゲートＧ１より構成
されている。初期設定値決定回路２はオアゲートＧ３と
アンドゲートＧ４より構成されている。ＥＯＲゲートＧ
１の出力はオアゲートＧ３とアンドゲートＧ４の一方の
入力に共通に入り、オアケートＧ３の他方の入力にはタ
イミング信号が入り、アンドゲートＧ４にはタイミング
信号の反転信号が入っている。In the figure, the EOR circuit 1 is composed of an EOR gate G1. The initial setting value determining circuit 2 is composed of an OR gate G3 and an AND gate G4. EOR gate G
The output of 1 is commonly input to one input of OR gate G3 and AND gate G4, a timing signal is input to the other input of OR gate G3, and an inverted signal of the timing signal is input to AND gate G4.

セレクタ３はアンドゲートＧ５．Ｇ６及びオアゲートＧ
７より構成されている。アンドゲートＣ５の一方の入力
にはオアゲートＧ３の出力が、他方の人力にはオッド・
イーブンセレクト信号が入っている。アントゲ−１・Ｇ
６の一方の入力にはアンドゲートＧ４の出力が、他方の
入力にはオッド・イーブンセレクト信号の反転信号が入
っている。Selector 3 is AND gate G5. G6 and Orgate G
It is composed of 7. One input of the AND gate C5 is the output of the OR gate G3, and the other input is the odd input.
Even select signal is included. Antogame-1・G
The output of AND gate G4 is input to one input of 6, and the inverted signal of the odd/even select signal is input to the other input.

これらアンドゲートＧ５．Ｇ６の出力はそれぞれオアゲ
ートＧ７に入っている。第１のラッチ回路４としてはフ
リップフロップ（Ｆ／Ｆ）が用いられている。These AND gate G5. The outputs of G6 each enter an OR gate G7. As the first latch circuit 4, a flip-flop (F/F) is used.

Ｇ２はＥＯＲゲートで、その入力にはデータ人力とフィ
ードバック信号が入っている。つまり、このＥＯＲゲー
トＧ２にはＥＯＲゲートＧ］と全く同じ入力が入ってい
る。第２のラッチ回路５は、アンドゲートＧ８．　Ｇ９
．オアゲートＧＩＯ及びフリップフロップ５ａより構成
されている。アントゲートＧ８の一方の人力にはＥＯＲ
ゲートＧ２の出力が入り、他方の人力にはタイミング信
号が入っている。アンドゲートＧ９の一方の入力にはフ
リップフロップ５ａからのフィードバック信号か入り、
他方の入力にはタイミング信号の反転信号が入っている
。そして、フリップフロップ５ａの出力かパリティ出力
となっている。このように構成された回路の動作を説明
すれば、以下のとおりである。G2 is an EOR gate, and its inputs contain data input and feedback signals. In other words, this EOR gate G2 has exactly the same input as EOR gate G]. The second latch circuit 5 includes an AND gate G8. G9
．． It is composed of an OR gate GIO and a flip-flop 5a. EOR for human power on one side of Ant Gate G8
The output of gate G2 is input, and the timing signal is input to the other manual input. A feedback signal from the flip-flop 5a is input to one input of the AND gate G9.
The other input contains an inverted signal of the timing signal. The output of the flip-flop 5a is a parity output. The operation of the circuit configured as described above will be explained as follows.

第３図は第２図回路の動作説明図である。（ａ）はシリ
アル入力データ、（ｂ）、　　（Ｃ）はタイミング信号
である。タイミング信号（ｂ）は偶数パリティをセレク
トする信号、（Ｃ）は奇数パリティをセレクトする信号
である。ここでは、（ｂ）に示すタイミング信号が発生
したものとする。先ず、タイミング信号が発生すると、
オアゲートＧ３に“１”が、アンドゲートＧ４に“０”
が固定値（初期値）として与えられる。FIG. 3 is an explanatory diagram of the operation of the circuit of FIG. 2. (a) is serial input data, (b) and (C) are timing signals. Timing signal (b) is a signal for selecting even parity, and timing signal (C) is a signal for selecting odd parity. Here, it is assumed that the timing signal shown in (b) is generated. First, when a timing signal is generated,
“1” in OR gate G3, “0” in AND gate G4
is given as a fixed value (initial value).

この初期値によりオアゲートＧ３が“１”となり、この
Ｇ３の出力はアンドゲートＧ５．オアゲートＧ７を経て
フリップフロップ４にラッチされる。このフリップフロ
ップ４の出力と最初の入力データＡとがＥＯＲゲートＧ
１に入る。タイミング信号の立ち下がりと同時に、ＥＯ
ＲゲートＧ１の出力はオアゲートＧ３を通過してセレク
タ３のアンドゲートＧ５に入る。With this initial value, OR gate G3 becomes "1", and the output of this G3 becomes AND gate G5. It is latched by flip-flop 4 via OR gate G7. The output of this flip-flop 4 and the first input data A are connected to the EOR gate G.
Enter 1. At the same time as the timing signal falls, EO
The output of the R gate G1 passes through the OR gate G3 and enters the AND gate G5 of the selector 3.

アンドゲートＧ５にはオツド中イーブンセレクト信号が
入力されており、偶数パリティの時にはこのオッド・イ
ーブンセレクト信号Ｘは“１“である。従って、偶数パ
リティの時にはアンドゲートＧ５がセレクトされる。ア
ンドゲートＧ５の出力はオアゲートＧ７を経てフリップ
フロップ４にラッチされる。つまり、偶数パリティの時
にはセレクタ３はオッド・イーブンセレクト信号により
アンドゲートＧ５側をセレクトしており、該アントゲ−
）Ｇ５の出力がデータＡとデータＸとのＥＯＲ演算出力
となり、このＦＯＲ演算結果がフリップフロップ４にラ
ッチされることになる。An odd-even select signal is input to the AND gate G5, and the odd-even select signal X is "1" when the parity is even. Therefore, when the parity is even, AND gate G5 is selected. The output of AND gate G5 is latched into flip-flop 4 via OR gate G7. In other words, when the parity is even, the selector 3 selects the AND gate G5 side by the odd-even select signal, and the AND gate G5 side is selected by the odd-even select signal.
) The output of G5 becomes the EOR operation output of data A and data X, and the result of this FOR operation is latched in the flip-flop 4.

次のステップでは、フリップフロップ４にラッチされた
ＡとＸとのＥＯＲと次のデータＢとのＥＯＲがとられ、
フリップフロップ４にその結果がラッチされる。以下、
同様にして次々に人力データとのＦＯＲがとられる。第
３図に示すようにフリップフロップ４に入力データＡ、
Ｂ、Ｃ，Ｄ。In the next step, the EOR of A and X latched in the flip-flop 4 and the EOR of the next data B are taken.
The result is latched into flip-flop 4. below,
In the same way, FOR with human data is performed one after another. As shown in FIG. 3, input data A,
B, C, D.

Ｅ、Ｆ、Ｇ、ＨのＥＯＲがラッチされたら、これら人力
データＡ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、Ｇ、Ｈと最後の入力デ
ータとのＥＯＲがＥＯＲゲートＧ２でとられる。When the EOR of E, F, G, and H is latched, the EOR of these manual data A, B, C, D, E, F, G, and H with the last input data is taken by the EOR gate G2.

ここで、第３図（ｂ）に示すようにタイミング信号が発
生し、このタイミング信号の立ち下がりで第４図に示す
ようにＦＯＲゲートＧ２の出力がラッチ回路５にラッチ
される。具体的にはタイミング信号の立ち上がりでＥＯ
ＲゲートＧ２の出力がアンドゲートＧ８を通過し、オア
ゲートＧＩＯも通過する。そして、オアゲートＧ１０の
出力はタイミング信号の立ち下がりでフリップフロップ
５ａにラッチされる。このフリップフロップ５ａの出力
がパリティ出力となる。なお、第３図、第４図の記号“
＄′はＥＯＲ演算を表わしている。Here, a timing signal is generated as shown in FIG. 3(b), and at the falling edge of this timing signal, the output of the FOR gate G2 is latched into the latch circuit 5 as shown in FIG. Specifically, EO occurs at the rising edge of the timing signal.
The output of R gate G2 passes through AND gate G8 and also passes through OR gate GIO. Then, the output of the OR gate G10 is latched into the flip-flop 5a at the falling edge of the timing signal. The output of this flip-flop 5a becomes a parity output. In addition, the symbol " in Figures 3 and 4
$' represents an EOR operation.

第５図は第２図回路の動作を示す図である。入力データ
Ａ−Ｇの７個のデータのうち、“１”レベルの数が偶数
個の場合であって、オツド・イブンセレクト信号が“１
″の場合にはパリティ出力は“１゛になる。人力データ
Ａ−Ｇの７個のデータのうち、“１”レベルの数が奇数
個の場合であって、オッド・イーブンセレクト信号が“
０′の場合にはパリティ出力は“１”になる。このよう
にして、第２図回路をパリティチエツク回路として用い
ることができる。FIG. 5 is a diagram showing the operation of the circuit of FIG. 2. This is a case where the number of "1" levels among the seven data of input data A-G is an even number, and the odd/even select signal is "1".
”, the parity output becomes “1”. This is a case where the number of "1" levels is odd among the seven data of human data A-G, and the odd-even select signal is "
In the case of 0', the parity output becomes "1". In this way, the circuit of FIG. 2 can be used as a parity check circuit.

本発明によれば、入力データ数に応じてタイミング信号
の発生時期をずらしてやることにより、任意のデータ語
長のパリティ演算を行うことが可能となる。なお、第２
図回路をパリティジェネレータとして用いる場合には、
最後のデータＧをパリティ−付加データとして用いるよ
うにすればよい。According to the present invention, by shifting the generation timing of the timing signal according to the number of input data, it is possible to perform parity calculation for any data word length. In addition, the second
When using the diagram circuit as a parity generator,
The last data G may be used as parity-additional data.

［発明の効果コ 以上、詳細に説明したように、本発明によれば入力デー
タのパリティ演算の結果をラッチし、そのラッチと次の
入力データとのＥＯＲをとる構成とすることにより、シ
リアル・パラレル変換回路を必要としない簡単な構成の
回路を提供することができ、実用上の効果が大きい。[Effects of the Invention] As explained in detail above, according to the present invention, the result of parity calculation of input data is latched, and the serial A circuit with a simple configuration that does not require a parallel conversion circuit can be provided, which has great practical effects.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す回路図、第３図、第４
図は第２図回路の動作説明図、第５図は第２図回路の動
作を示す図、 第６図は従来のパリティジェネレータ・チエッカの回路
構成例を示す図である。 第１図において、 １はＥＯＲ回路、 ２は初期設定値決定回路、 ３はセレクタ、 ４．５はラッチ回路である。 第２図回路の動作を示￥図 第５図Fig. 1 is a principle block diagram of the present invention, Fig. 2 is a circuit diagram showing an embodiment of the present invention, Figs.
5 is a diagram illustrating the operation of the circuit shown in FIG. 2, and FIG. 6 is a diagram illustrating an example of the circuit configuration of a conventional parity generator/checker. In FIG. 1, 1 is an EOR circuit, 2 is an initial setting value determining circuit, 3 is a selector, and 4.5 is a latch circuit. Figure 2 shows the operation of the circuit Figure 5

Claims (1)

【特許請求の範囲】 シリアルデータ入力と１ビット前の演算結果との排他的
論理和（ＥＯＲ）をとるＥＯＲ回路（１）と、 該ＥＯＲ回路（１）の出力を受け、この出力にタイミン
グ信号を用いて周期的に固定値（初期値）を挿入する初
期設定値決定回路（２）と、 奇数パリティと偶数パリティとで異なる初期設定値決定
回路（２）出力をオッド・イーブンセレクト信号により
セレクトするセレクタ（３）と、該セレクタ（３）出力
をラッチすると共に、その出力を前記ＥＯＲ回路（１）
にフィードバック信号として与える第１のラッチ回路（
４）と、前記ＥＯＲ回路（１）の出力を受け、タイミン
グ信号によりラッチする第２のラッチ回路（５）とによ
り構成され、該第２のラッチ回路（５）出力をパリティ
出力とするパリティジェネレータ・チェッカ。[Claims] An EOR circuit (1) that performs an exclusive OR (EOR) of the serial data input and the calculation result of one bit before; An initial setting value determining circuit (2) that periodically inserts a fixed value (initial value) using a selector (3) that latches the output of the selector (3) and sends the output to the EOR circuit (1).
The first latch circuit (
4) and a second latch circuit (5) that receives the output of the EOR circuit (1) and latches it in accordance with a timing signal, and uses the output of the second latch circuit (5) as a parity output. ·checker.