JPH03231423A

JPH03231423A - 半導体装置の製造方法

Info

Publication number: JPH03231423A
Application number: JP2027928A
Authority: JP
Inventors: Atsushi Miura; 厚三浦; Takahiko Ando; 隆彦安藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1990-02-07
Filing date: 1990-02-07
Publication date: 1991-10-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明は、例えばスタック型ダイナミックメモリセル製
造工程において、半導体基板のコンタクト部に導通する
ビットライン等の形成方法に関する。

〈従来の技術〉近年、ＩＭピント以上の大容量メモリとしてスタック型
ダイナミックメモリセルが広く利用されている。このス
タック型メモリセルの一般的な構造例を第５図に示す。

なお、第５図の（ａ）は要部縦断面図、また（ハ）はそ
の平面図である。

Ｓｔ基板５１上に、ノードポリＳｔ層５３ａ１窒化膜等
の容量絶縁膜５３ｂおよびプレートポリＳｉ層５３ｃか
らなるキャパシタが形成されており、このキャパシタは
ＳｉＯ□製の絶縁層５６によって覆われている。また、
その基板５１上には、ワードラインとしての電極５２形
成され、さらに絶縁層５６上にビットラインとしてのメ
タル配線層５４が形成されており、このメタル配線層５
４は、絶縁層５６の窓部において基板５１表面層にオー
ミック接触している。なお５７はしｏｃｏｓ分離膜であ
る。

このような構造においてメタル配線層５４は、通常、絶
縁層５６に異方性エツチング、次いで等方性エツチング
を施して基板５１のコンタクト部の窓明けを行い、次い
でＡＰ等をスパッタリングにより一様に積層した後に、
そのＡ２膜をフォトリソグラフィ法番こよってパターニ
ングすることによって形成されている。

〈発明が解決しようとする課題〉ところで、スタック型ダイナミックメモリセルにおいて
は、Ｓｉ基板表面の絶縁層の膜厚がかなり厚く、コンタ
クト部における段差が大きい。このため、ビットライン
としてのメタル配線層を、上述の従来の手順により形成
した場合、Ａ２等のメタル配線層のカバーレージが悪い
ため、配線の接続不良等が起こる虞れがある。また、ス
パッタリングによりメタル層を一様に積層した際に、そ
のスパッタによる層がコンタクト窓部において大きく窪
むため、次のフォトリソグラフィ工程が非常に難しくな
る、等の多くの問題が残されている。

く課題を解決するだめの手段〉上記の諸問題点を解決するために、本発明方法では、実
施例に対応する第１図に示すように、半導体基板表面１
上に形成された絶縁膜６の窓明けを行ってその半導体基
板（Ｓｉ基板）１のコンタクト部Ｃ３を露呈させ（ｂ）
、次いで、基板１とオーミック接触できる導電材、例え
ばドープトポリＳを少なくとも基板１の露呈部上に積層
しくＣ）、その後にメタル配線層４を導電材層５に接触
させて形成する（ｅ）。

〈作用〉半導体基板１のコンタクト部に、ドープトポリＳｉ等の
カバーレージの良い導電材を積層することにより、その
コンタクト窓部における段差を少なくできる。これによ
り上層のメタル配線層４の段差を軽減でき、また、メタ
ル配線層４と導電材層５とのコンタクト、つまりメタル
配線層４と半導体基板１表面層とのコンタクトを平坦な
部分でとることも可能となる。

〈実施例〉本発明の実施例を、以下、図面に基づいて説明する。

第１図は本発明方法をスタック型ダイナミックメモリセ
ルの製造に適用した場合の手順を説明する図で、第２図
はその手順によって得られたメモリセルの部分平面図で
ある。

まず、（ａ）に示すように、Ｓｉ基板１上には、前工程
において、ノードポリＳｉ層（Ｎ”）３ａ、窒化膜等の
容量絶縁膜３ｂおよびプレートポリＳｉ層（Ｎ”）３ｃ
の３層からなるキャパシタ、およびワードラインとして
の電極２が形成されており、またその表面はＳｉＯア製
の絶縁層６によって被覆されている。なお、７はＬＯＧ
ＯＳ分離膜である。

さて、（ｂ）に示すように、絶縁層６に先に異方性エン
チング、次いで等方性エツチングを順次施して、基板１
のコンタクト部窓明けを行った後、低圧ＣＶＤ法により
ドープトポリ５ｉ（Ｎ’ドープ）を−様に積層し、次い
で、そのドープトポリＳｉ層５をフォトリソグラフィ法
によりパターニングする（Ｃ）。このドープトポリＳｉ
層５は、Ｓｉ基板１表面のコンタクト部Ｃ７にオーミッ
ク接触し、かつ、絶縁層６表面の平坦な部分まで延びる
形状とする。

次に、ドープトポリＳｉ層５の窪み部に異方性エツチャ
ーにより全面エッチバックを施し、導電性Ｓｉｎ、層５
ａを積層してその部分を平坦化する（ｄ）。そして、基
板１表面にスパッタリングによりＡ！を一様に積層し、
その／ｌＪｉをフォトリソグラフィ法によりパターニン
グして、（ｅ）および第２図に示すようなメタル配線層
４を得る。

以上の手順により、メタル配線層４の段差は少なくなり
、しかも、メタル配線層４はドープトポリＳｉ層５の平
坦な部分と接触し、そのドープトポリＳｉ層５を介して
Ｓｉ基板１表面層に導通する。従って、メタル配線層４
自体のカバーレージが悪くても信頼性の高い配線接続が
可能となる。

また、第２図に示すように、平面的にみてメモリセルの
サイズが従来に比して大きくなることはない。

なお、（ｄ）の平滑化工程はメタル配線層４の段差をよ
り少なくするために行われるのであって、省略すること
も可能である。

次に、本発明をスタック型ダイナミックメモリセルの製
造に適用した場合の他の例を述べる。第３図はその製造
手順を説明する図で、第４図はこの手順によって得られ
たメモリセルの部分平面図ある。

まず、先の実施例と同様に、Ｓｔ基板１上の絶縁層６に
エツチングを施して、基板１のコンタクト部ＣＩの窓明
けを行い（ａ）、次いでドープトポ９３４層３５形成す
る（ｂ）。なお、電極ＪキャパシタおよびＬＯＣＯ３分
離膜等については、先の実施例と同じ図番を付している
。

さて、この例においては、（Ｃ）に示すように、基板１
表面上をＳｉＯ□製の絶縁膜８により被覆した後、フォ
トリソグラフィ法により絶縁膜８の窓明けを行い、その
下層のドープトポリＳｉ層３５の平坦な部分の一部Ｃ２
を露呈させる（ｄ）。そして、基板１表面上にＡｌをス
パンタリングにより一様に積層し、そのＡ１層をフォト
リソグラフィ法によりパターニングして、（ｅ）および
第４図に示すようなメタル配線層３４を得る。

この例においても、メタル配線層３４の段差は少なく、
しかもそのメタル配線層３４はドープトポリＳｉ層４の
平坦部において接触するので、メタル配線Ｎ３５の信頼
性が向上する。また、第４図に示すように、平面的にみ
てメモリセルのサイズも従来に比して大きくなることは
ない。

なお、メタル配線層の下層に積層する材料としては、ド
ープトポリＳｉの外、カバーレージが良好で、かつ半導
体基板表面とオーミック接触できる導電材であれば特に
限定されない。

また、本発明の技術思想は、スタック型ダイナミックメ
モリセルの製造工程の外、半導体基板のコンタクト部に
おける段差が大きい他の半導体装置の製造工程にも応用
可能である。

〈発明の効果〉以上説明したように、本発明方法によれば、メタル配線
層の下層に、基板表面とオーミッ接触可能で、かつカバ
ーレージの良い導電材、例えばドープトポリＳｉ等を積
層したから、メタル配線層の段差を少なくすることがで
き、しかもメタル配線層の半導体基板へのコンタクトを
平坦な部分で行うことが可能となる。これにより、例え
ばスタック型ダイナミックメモリセルを製造するにあた
り、ビットラインの信頼性が従来に比して向上する。ま
た、ビットラインのバターニング工程が容易となる。

【図面の簡単な説明】

第１図は本発明方法をスタック型ダイナミックメモリセ
ルの製造に適用した場合の手順を説明する図で、第２図
はその手順によって得られたメモリセルの部分平面図で
ある。第３図は本発明方法をスタック型ダイナミックメモリセ
ルの製造に適用した場合の、他の手順を説明する図で、
第４図はこの手順によって得られたメモリセルの部分平
面図である。第５図はスタック型メモリセルの一般的な構造例の説明
図である。１・・・Ｓｔ基板２・・・電極３ａ・・・ノードポリＳｉ層３ｂ・・・容量絶縁膜３ｃ・・・プレートポリＳｔ層４・・・メタル配線層ドープトポリＳｉ層（導電材層）・絶縁層

Claims

【特許請求の範囲】

半導体製造装置において、半導体基板表面層の所定領域
に導通するメタル配線層を形成する方法であって、半導
体基板表面上に形成された絶縁膜の窓明けを行ってその
半導体基板のコンタクト部を露呈させ、次いで、上記半
導体基板とオーミック接触できる導電材を、少なくとも
上記露呈部上に積層し、その後に、上記メタル配線層を
上記導電材層に接触させて形成することを特徴とする、
半導体装置の製造方法。