JPH03231423A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
- Publication number
- JPH03231423A JPH03231423A JP2027928A JP2792890A JPH03231423A JP H03231423 A JPH03231423 A JP H03231423A JP 2027928 A JP2027928 A JP 2027928A JP 2792890 A JP2792890 A JP 2792890A JP H03231423 A JPH03231423 A JP H03231423A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- metal wiring
- wiring layer
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000002184 metal Substances 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims abstract description 22
- 239000004020 conductor Substances 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 57
- 239000002344 surface layer Substances 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 17
- 238000005530 etching Methods 0.000 abstract description 8
- 239000003990 capacitor Substances 0.000 abstract description 5
- 238000004544 sputter deposition Methods 0.000 abstract description 5
- 238000009413 insulation Methods 0.000 abstract description 4
- 238000010030 laminating Methods 0.000 abstract description 3
- 238000000059 patterning Methods 0.000 abstract description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 4
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 238000005121 nitriding Methods 0.000 abstract 1
- 230000015654 memory Effects 0.000 description 18
- 238000000206 photolithography Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000012528 membrane Substances 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、例えばスタック型ダイナミックメモリセル製
造工程において、半導体基板のコンタクト部に導通する
ビットライン等の形成方法に関する。DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to a method for forming a bit line or the like that is electrically connected to a contact portion of a semiconductor substrate, for example, in a stacked dynamic memory cell manufacturing process.
〈従来の技術〉
近年、ＩＭピント以上の大容量メモリとしてスタック型
ダイナミックメモリセルが広く利用されている。このス
タック型メモリセルの一般的な構造例を第５図に示す。<Prior Art> In recent years, stacked dynamic memory cells have been widely used as large-capacity memories greater than IM Pinto. An example of a general structure of this stacked memory cell is shown in FIG.
なお、第５図の（ａ）は要部縦断面図、また（ハ）はそ
の平面図である。In addition, (a) of FIG. 5 is a longitudinal cross-sectional view of a main part, and (c) is the top view.
Ｓｔ基板５１上に、ノードポリＳｔ層５３ａ１窒化膜等
の容量絶縁膜５３ｂおよびプレートポリＳｉ層５３ｃか
らなるキャパシタが形成されており、このキャパシタは
ＳｉＯ□製の絶縁層５６によって覆われている。また、
その基板５１上には、ワードラインとしての電極５２形
成され、さらに絶縁層５６上にビットラインとしてのメ
タル配線層５４が形成されており、このメタル配線層５
４は、絶縁層５６の窓部において基板５１表面層にオー
ミック接触している。なお５７はしｏｃｏｓ分離膜であ
る。A capacitor consisting of a capacitive insulating film 53b such as a node poly St layer 53a1 nitride film and a plate poly Si layer 53c is formed on the St substrate 51, and this capacitor is covered with an insulating layer 56 made of SiO□. Also,
An electrode 52 as a word line is formed on the substrate 51, and a metal wiring layer 54 as a bit line is formed on an insulating layer 56.
4 is in ohmic contact with the surface layer of the substrate 51 at the window portion of the insulating layer 56. Note that 57 is an ocos separation membrane.
このような構造においてメタル配線層５４は、通常、絶
縁層５６に異方性エツチング、次いで等方性エツチング
を施して基板５１のコンタクト部の窓明けを行い、次い
でＡＰ等をスパッタリングにより一様に積層した後に、
そのＡ２膜をフォトリソグラフィ法番こよってパターニ
ングすることによって形成されている。In such a structure, the metal wiring layer 54 is usually formed by subjecting the insulating layer 56 to anisotropic etching and then isotropic etching to open a window at the contact portion of the substrate 51, and then uniformly etching the contact portion of the substrate 51 by sputtering AP or the like. After laminating,
It is formed by patterning the A2 film using a photolithography method.
〈発明が解決しようとする課題〉
ところで、スタック型ダイナミックメモリセルにおいて
は、Ｓｉ基板表面の絶縁層の膜厚がかなり厚く、コンタ
クト部における段差が大きい。このため、ビットライン
としてのメタル配線層を、上述の従来の手順により形成
した場合、Ａ２等のメタル配線層のカバーレージが悪い
ため、配線の接続不良等が起こる虞れがある。また、ス
パッタリングによりメタル層を一様に積層した際に、そ
のスパッタによる層がコンタクト窓部において大きく窪
むため、次のフォトリソグラフィ工程が非常に難しくな
る、等の多くの問題が残されている。<Problems to be Solved by the Invention> Incidentally, in a stacked dynamic memory cell, the thickness of the insulating layer on the surface of the Si substrate is quite thick, and the step difference in the contact portion is large. For this reason, when a metal wiring layer as a bit line is formed by the above-described conventional procedure, poor coverage of the metal wiring layer such as A2 may cause a connection failure of the wiring. Additionally, when a metal layer is uniformly deposited by sputtering, many problems remain, such as the fact that the sputtered layer creates large depressions in the contact window area, making the next photolithography process extremely difficult. .
く課題を解決するだめの手段〉
上記の諸問題点を解決するために、本発明方法では、実
施例に対応する第１図に示すように、半導体基板表面１
上に形成された絶縁膜６の窓明けを行ってその半導体基
板（Ｓｉ基板）１のコンタクト部Ｃ３を露呈させ（ｂ）
、次いで、基板１とオーミック接触できる導電材、例え
ばドープトポリＳを少なくとも基板１の露呈部上に積層
しくＣ）、その後にメタル配線層４を導電材層５に接触
させて形成する（ｅ）。In order to solve the above-mentioned problems, in the method of the present invention, as shown in FIG.
The insulating film 6 formed above is opened to expose the contact portion C3 of the semiconductor substrate (Si substrate) 1 (b)
Next, a conductive material capable of making ohmic contact with the substrate 1, such as doped poly S, is laminated at least on the exposed portion of the substrate 1 (c), and then a metal wiring layer 4 is formed in contact with the conductive material layer 5 (e).
〈作用〉
半導体基板１のコンタクト部に、ドープトポリＳｉ等の
カバーレージの良い導電材を積層することにより、その
コンタクト窓部における段差を少なくできる。これによ
り上層のメタル配線層４の段差を軽減でき、また、メタ
ル配線層４と導電材層５とのコンタクト、つまりメタル
配線層４と半導体基板１表面層とのコンタクトを平坦な
部分でとることも可能となる。<Function> By laminating a conductive material with good coverage, such as doped poly-Si, on the contact portion of the semiconductor substrate 1, the level difference in the contact window portion can be reduced. This makes it possible to reduce the level difference in the upper metal wiring layer 4, and to make contact between the metal wiring layer 4 and the conductive material layer 5, that is, the contact between the metal wiring layer 4 and the surface layer of the semiconductor substrate 1, on a flat part. is also possible.
〈実施例〉 本発明の実施例を、以下、図面に基づいて説明する。<Example> Embodiments of the present invention will be described below based on the drawings.
第１図は本発明方法をスタック型ダイナミックメモリセ
ルの製造に適用した場合の手順を説明する図で、第２図
はその手順によって得られたメモリセルの部分平面図で
ある。FIG. 1 is a diagram illustrating a procedure when the method of the present invention is applied to manufacturing a stacked dynamic memory cell, and FIG. 2 is a partial plan view of a memory cell obtained by the procedure.
まず、（ａ）に示すように、Ｓｉ基板１上には、前工程
において、ノードポリＳｉ層（Ｎ”）３ａ、窒化膜等の
容量絶縁膜３ｂおよびプレートポリＳｉ層（Ｎ”）３ｃ
の３層からなるキャパシタ、およびワードラインとして
の電極２が形成されており、またその表面はＳｉＯア製
の絶縁層６によって被覆されている。なお、７はＬＯＧ
ＯＳ分離膜である。First, as shown in (a), a node poly-Si layer (N") 3a, a capacitive insulating film 3b such as a nitride film, and a plate poly-Si layer (N") 3c are formed on a Si substrate 1 in a previous step.
A capacitor consisting of three layers, and an electrode 2 as a word line are formed, and the surface thereof is covered with an insulating layer 6 made of SiO. In addition, 7 is LOG
It is an OS separation membrane.
さて、（ｂ）に示すように、絶縁層６に先に異方性エン
チング、次いで等方性エツチングを順次施して、基板１
のコンタクト部窓明けを行った後、低圧ＣＶＤ法により
ドープトポリ５ｉ（Ｎ’ドープ）を−様に積層し、次い
で、そのドープトポリＳｉ層５をフォトリソグラフィ法
によりパターニングする（Ｃ）。このドープトポリＳｉ
層５は、Ｓｉ基板１表面のコンタクト部Ｃ７にオーミッ
ク接触し、かつ、絶縁層６表面の平坦な部分まで延びる
形状とする。Now, as shown in (b), the insulating layer 6 is first subjected to anisotropic etching and then isotropic etching, and the substrate 1 is etched.
After opening a window in the contact area, doped poly 5i (N' doped) is laminated in a --like manner by low pressure CVD, and then the doped poly Si layer 5 is patterned by photolithography (C). This doped polySi
The layer 5 has a shape that makes ohmic contact with the contact portion C7 on the surface of the Si substrate 1 and extends to a flat portion on the surface of the insulating layer 6.
次に、ドープトポリＳｉ層５の窪み部に異方性エツチャ
ーにより全面エッチバックを施し、導電性Ｓｉｎ、層５
ａを積層してその部分を平坦化する（ｄ）。そして、基
板１表面にスパッタリングによりＡ！を一様に積層し、
その／ｌＪｉをフォトリソグラフィ法によりパターニン
グして、（ｅ）および第２図に示すようなメタル配線層
４を得る。Next, the recessed portion of the doped poly-Si layer 5 is etched back on the entire surface using an anisotropic etcher, and the conductive Si layer 5 is etched back.
(a) and planarize that part (d). Then, A! is applied to the surface of the substrate 1 by sputtering. are uniformly layered,
The /lJi is patterned by photolithography to obtain the metal wiring layer 4 as shown in FIG. 2(e).
以上の手順により、メタル配線層４の段差は少なくなり
、しかも、メタル配線層４はドープトポリＳｉ層５の平
坦な部分と接触し、そのドープトポリＳｉ層５を介して
Ｓｉ基板１表面層に導通する。従って、メタル配線層４
自体のカバーレージが悪くても信頼性の高い配線接続が
可能となる。Through the above procedure, the level difference in the metal wiring layer 4 is reduced, and moreover, the metal wiring layer 4 comes into contact with the flat part of the doped poly-Si layer 5, and is electrically connected to the surface layer of the Si substrate 1 through the doped poly-Si layer 5. . Therefore, metal wiring layer 4
Highly reliable wiring connection is possible even if the coverage itself is poor.
また、第２図に示すように、平面的にみてメモリセルの
サイズが従来に比して大きくなることはない。Furthermore, as shown in FIG. 2, the size of the memory cell does not become larger in plan view compared to the conventional one.
なお、（ｄ）の平滑化工程はメタル配線層４の段差をよ
り少なくするために行われるのであって、省略すること
も可能である。Note that the smoothing step (d) is performed to further reduce the level difference in the metal wiring layer 4, and can be omitted.
次に、本発明をスタック型ダイナミックメモリセルの製
造に適用した場合の他の例を述べる。第３図はその製造
手順を説明する図で、第４図はこの手順によって得られ
たメモリセルの部分平面図ある。Next, another example in which the present invention is applied to manufacturing a stacked dynamic memory cell will be described. FIG. 3 is a diagram explaining the manufacturing procedure, and FIG. 4 is a partial plan view of a memory cell obtained by this procedure.
まず、先の実施例と同様に、Ｓｔ基板１上の絶縁層６に
エツチングを施して、基板１のコンタクト部ＣＩの窓明
けを行い（ａ）、次いでドープトポ９３４層３５形成す
る（ｂ）。なお、電極ＪキャパシタおよびＬＯＣＯ３分
離膜等については、先の実施例と同じ図番を付している
。First, as in the previous embodiment, the insulating layer 6 on the St substrate 1 is etched to open a window for the contact portion CI of the substrate 1 (a), and then the doped polygon 934 layer 35 is formed (b). Note that the electrode J capacitor, LOCO3 separation membrane, etc. are given the same figure numbers as in the previous embodiment.
さて、この例においては、（Ｃ）に示すように、基板１
表面上をＳｉＯ□製の絶縁膜８により被覆した後、フォ
トリソグラフィ法により絶縁膜８の窓明けを行い、その
下層のドープトポリＳｉ層３５の平坦な部分の一部Ｃ２
を露呈させる（ｄ）。そして、基板１表面上にＡｌをス
パンタリングにより一様に積層し、そのＡ１層をフォト
リソグラフィ法によりパターニングして、（ｅ）および
第４図に示すようなメタル配線層３４を得る。Now, in this example, as shown in (C), the substrate 1
After covering the surface with an insulating film 8 made of SiO□, a window is opened in the insulating film 8 by photolithography, and a part C2 of the flat part of the doped poly-Si layer 35 below is opened.
(d) Then, Al is uniformly laminated on the surface of the substrate 1 by sputtering, and the Al layer is patterned by photolithography to obtain a metal wiring layer 34 as shown in FIG. 4(e) and FIG.
この例においても、メタル配線層３４の段差は少なく、
しかもそのメタル配線層３４はドープトポリＳｉ層４の
平坦部において接触するので、メタル配線Ｎ３５の信頼
性が向上する。また、第４図に示すように、平面的にみ
てメモリセルのサイズも従来に比して大きくなることは
ない。In this example as well, the level difference in the metal wiring layer 34 is small;
Moreover, since the metal wiring layer 34 contacts the flat portion of the doped poly-Si layer 4, the reliability of the metal wiring N35 is improved. Furthermore, as shown in FIG. 4, the size of the memory cell does not become larger in plan view compared to the conventional one.
なお、メタル配線層の下層に積層する材料としては、ド
ープトポリＳｉの外、カバーレージが良好で、かつ半導
体基板表面とオーミック接触できる導電材であれば特に
限定されない。In addition to doped poly-Si, the material to be laminated below the metal wiring layer is not particularly limited as long as it has good coverage and can make ohmic contact with the surface of the semiconductor substrate.
また、本発明の技術思想は、スタック型ダイナミックメ
モリセルの製造工程の外、半導体基板のコンタクト部に
おける段差が大きい他の半導体装置の製造工程にも応用
可能である。Further, the technical idea of the present invention is applicable not only to the manufacturing process of stacked dynamic memory cells but also to the manufacturing process of other semiconductor devices in which the contact portion of the semiconductor substrate has a large step difference.
〈発明の効果〉
以上説明したように、本発明方法によれば、メタル配線
層の下層に、基板表面とオーミッ接触可能で、かつカバ
ーレージの良い導電材、例えばドープトポリＳｉ等を積
層したから、メタル配線層の段差を少なくすることがで
き、しかもメタル配線層の半導体基板へのコンタクトを
平坦な部分で行うことが可能となる。これにより、例え
ばスタック型ダイナミックメモリセルを製造するにあた
り、ビットラインの信頼性が従来に比して向上する。ま
た、ビットラインのバターニング工程が容易となる。<Effects of the Invention> As explained above, according to the method of the present invention, a conductive material that can make ohmic contact with the substrate surface and has good coverage, such as doped poly-Si, is laminated below the metal wiring layer. It is possible to reduce the level difference in the metal wiring layer, and it is also possible to contact the metal wiring layer to the semiconductor substrate at a flat portion. As a result, reliability of the bit line is improved compared to the conventional method when manufacturing a stacked dynamic memory cell, for example. Further, the bit line patterning process is facilitated.
第１図は本発明方法をスタック型ダイナミックメモリセ
ルの製造に適用した場合の手順を説明する図で、第２図
はその手順によって得られたメモリセルの部分平面図で
ある。
第３図は本発明方法をスタック型ダイナミックメモリセ
ルの製造に適用した場合の、他の手順を説明する図で、
第４図はこの手順によって得られたメモリセルの部分平
面図である。
第５図はスタック型メモリセルの一般的な構造例の説明
図である。
１・・・Ｓｔ基板
２・・・電極
３ａ・・・ノードポリＳｉ層
３ｂ・・・容量絶縁膜
３ｃ・・・プレートポリＳｔ層
４・・・メタル配線層
ドープトポリＳｉ層
（導電材層）
・絶縁層FIG. 1 is a diagram illustrating a procedure when the method of the present invention is applied to manufacturing a stacked dynamic memory cell, and FIG. 2 is a partial plan view of a memory cell obtained by the procedure. FIG. 3 is a diagram illustrating another procedure when the method of the present invention is applied to manufacturing a stacked dynamic memory cell.
FIG. 4 is a partial plan view of a memory cell obtained by this procedure. FIG. 5 is an explanatory diagram of a general structural example of a stacked memory cell. 1... St substrate 2... Electrode 3a... Node poly Si layer 3b... Capacitive insulating film 3c... Plate poly St layer 4... Metal wiring layer doped poly Si layer (conductive material layer) - Insulation layer
Claims (1)
に導通するメタル配線層を形成する方法であって、半導
体基板表面上に形成された絶縁膜の窓明けを行ってその
半導体基板のコンタクト部を露呈させ、次いで、上記半
導体基板とオーミック接触できる導電材を、少なくとも
上記露呈部上に積層し、その後に、上記メタル配線層を
上記導電材層に接触させて形成することを特徴とする、
半導体装置の製造方法。In semiconductor manufacturing equipment, a method of forming a metal wiring layer that is electrically conductive in a predetermined region of a surface layer of a semiconductor substrate, the method involves opening a window in an insulating film formed on the surface of a semiconductor substrate to expose a contact portion of the semiconductor substrate. Then, a conductive material capable of making ohmic contact with the semiconductor substrate is laminated on at least the exposed portion, and then the metal wiring layer is formed in contact with the conductive material layer.
A method for manufacturing a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027928A JPH03231423A (en) | 1990-02-07 | 1990-02-07 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027928A JPH03231423A (en) | 1990-02-07 | 1990-02-07 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03231423A true JPH03231423A (en) | 1991-10-15 |
Family
ID=12234551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2027928A Pending JPH03231423A (en) | 1990-02-07 | 1990-02-07 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03231423A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09129846A (en) * | 1995-10-31 | 1997-05-16 | Nec Corp | Dynamic memory element |
-
1990
- 1990-02-07 JP JP2027928A patent/JPH03231423A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09129846A (en) * | 1995-10-31 | 1997-05-16 | Nec Corp | Dynamic memory element |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2501501B2 (en) | Method for manufacturing semiconductor memory-memory of device-capacitor used in cell and structure thereof | |
| JPH01154551A (en) | Semiconductor storage integrated circuit device and manufacture thereof | |
| JP2830845B2 (en) | Semiconductor storage device | |
| US5714402A (en) | Method for fabricating a capacitor of a semiconductor device and the structure of the same | |
| JPH1065118A (en) | Semiconductor and manufacture thereof | |
| JPH05235297A (en) | Production of semiconductor memory element | |
| US5480824A (en) | Semiconductor memory cell capacitor and fabrication method thereof | |
| JP3077454B2 (en) | Method for manufacturing semiconductor device | |
| JPH07283328A (en) | Manufacture of capacitor for semiconductor dram cell and semiconductor dram cell | |
| JPH09237879A (en) | Manufacture of capacitor of semiconductor device | |
| JPH1174476A (en) | Semiconductor device and its manufacture | |
| JPH03231423A (en) | Manufacture of semiconductor device | |
| JPH02263467A (en) | Storage device | |
| US6262467B1 (en) | Etch barrier structure of a semiconductor device and method for fabricating the same | |
| US5177592A (en) | Semiconductor device | |
| JPS59104143A (en) | Forming method for wiring | |
| JP2956234B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| JPH05226333A (en) | Manufacture of semiconductor device | |
| JPH09219499A (en) | Manufacture of semiconductor memory | |
| KR100268896B1 (en) | method for manufacturing of capactor | |
| JP2001035920A (en) | Fabrication of semiconductor device | |
| JPH06169066A (en) | Manufacture of semiconductor device | |
| KR19980060522A (en) | Capacitor Manufacturing Method of Semiconductor Device | |
| JPH07263571A (en) | Semiconductor device and manufacture of semiconductor device | |
| JPH03231454A (en) | Manufacture of semiconductor device |