JPH09129846A - ダイナミックメモリ素子 - Google Patents
ダイナミックメモリ素子Info
- Publication number
- JPH09129846A JPH09129846A JP7283537A JP28353795A JPH09129846A JP H09129846 A JPH09129846 A JP H09129846A JP 7283537 A JP7283537 A JP 7283537A JP 28353795 A JP28353795 A JP 28353795A JP H09129846 A JPH09129846 A JP H09129846A
- Authority
- JP
- Japan
- Prior art keywords
- wiring material
- transistor
- dynamic memory
- bit line
- contact surface
- Prior art date
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 リフレッシュ動作の周期を延して消費電力を
低減したダイナミックメモリ素子を提供する。 【解決手段】 制御端子と２つの動作端子とを備えたト
ランジスタ、及びトランジスタの一方の動作端子に接続
され、電荷を蓄積するための微小容量からなる記憶セル
と、トランジスタの制御端子に接続され、トランジスタ
の２つの動作端子間のオンオフを制御する制御電圧が印
加されるワード線と、トランジスタの他方の動作端子に
接続される第１の配線材料、及び第１の配線材料に接触
面を有して接触し、第１の配線材料よりもフェルミ準位
が高い第２の配線材料からなるビット線とを有する構成
とする。
低減したダイナミックメモリ素子を提供する。 【解決手段】 制御端子と２つの動作端子とを備えたト
ランジスタ、及びトランジスタの一方の動作端子に接続
され、電荷を蓄積するための微小容量からなる記憶セル
と、トランジスタの制御端子に接続され、トランジスタ
の２つの動作端子間のオンオフを制御する制御電圧が印
加されるワード線と、トランジスタの他方の動作端子に
接続される第１の配線材料、及び第１の配線材料に接触
面を有して接触し、第１の配線材料よりもフェルミ準位
が高い第２の配線材料からなるビット線とを有する構成
とする。
Description
【０００１】
【発明の属する技術分野】本発明はダイナミックメモリ
素子に関し、特にダイナミックメモリ素子のリフレッシ
ュ動作の消費電力の低減に関するものである。
素子に関し、特にダイナミックメモリ素子のリフレッシ
ュ動作の消費電力の低減に関するものである。
【０００２】
【従来の技術】図２はダイナミックメモリ素子の記憶セ
ルの等価回路図である。
ルの等価回路図である。
【０００３】ダイナミックメモリ素子は、データを記憶
する複数の記憶セルが格子状に配置され、各記憶セル
は、それぞれ１つのトランジスタ１と電荷を蓄積するた
めの微小容量１２とによって構成されている。
する複数の記憶セルが格子状に配置され、各記憶セル
は、それぞれ１つのトランジスタ１と電荷を蓄積するた
めの微小容量１２とによって構成されている。
【０００４】各記憶セルのトランジスタ１の制御端子は
それぞれワード線１３と共通に接続され、トランジスタ
１の一方の動作端子はそれぞれビット線１４と、また他
方の動作端子は微小容量１２の一端とそれぞれ接続され
ている。そして、微小容量１２の他端はグランド１５
（接地電位）と接続されている。
それぞれワード線１３と共通に接続され、トランジスタ
１の一方の動作端子はそれぞれビット線１４と、また他
方の動作端子は微小容量１２の一端とそれぞれ接続され
ている。そして、微小容量１２の他端はグランド１５
（接地電位）と接続されている。
【０００５】このような構成において、データの書き込
みを行う際には、ビット線１４に電圧を印加した状態
で、選択されたワード線１３に電圧を印加する。このこ
とによって、選択されたワード線３１に繋がる各トラン
ジスタ１の制御端子に電圧が印加され、トランジスタ１
がオンして微小容量１２に電荷が充電されることで書き
込みが行われる。このときデータは微小容量１２に蓄え
られる電荷によって保持される。また、データを読みだ
す際には、読み出したいワード線１３に電圧を印加し、
トランジスタ１がオンした状態で各ビット線１４の電位
を検出することで行われる。ここで、微小容量１２に蓄
積された電荷量（電位）はビット線１４の先に接続され
た（図２には示されていない）センスアンプによって検
出される。
みを行う際には、ビット線１４に電圧を印加した状態
で、選択されたワード線１３に電圧を印加する。このこ
とによって、選択されたワード線３１に繋がる各トラン
ジスタ１の制御端子に電圧が印加され、トランジスタ１
がオンして微小容量１２に電荷が充電されることで書き
込みが行われる。このときデータは微小容量１２に蓄え
られる電荷によって保持される。また、データを読みだ
す際には、読み出したいワード線１３に電圧を印加し、
トランジスタ１がオンした状態で各ビット線１４の電位
を検出することで行われる。ここで、微小容量１２に蓄
積された電荷量（電位）はビット線１４の先に接続され
た（図２には示されていない）センスアンプによって検
出される。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
ようなダイナミックメモリ素子では、微小容量に電荷が
蓄積された状態を論理”１”とした場合、論理”１”を
維持するためには電荷を維持し続けなければならない。
ところが微小容量の電荷はワード線やビット線を通し
て、あるいは微小容量の周囲へと直接逃げていくため、
やがて消失して論理”０”に反転してしまう。記憶した
論理”１”を保持するためには、微小容量の電荷が論
理”０”の電荷量と区別できるうちに、つまりセンスア
ンプが論理を判別できるうちに電荷を補充するリフレッ
シュ動作が必要である。ダイナミックメモリ素子で消費
される電力のほとんどは、このリフレッシュ動作による
電荷の補充に起因する。
ようなダイナミックメモリ素子では、微小容量に電荷が
蓄積された状態を論理”１”とした場合、論理”１”を
維持するためには電荷を維持し続けなければならない。
ところが微小容量の電荷はワード線やビット線を通し
て、あるいは微小容量の周囲へと直接逃げていくため、
やがて消失して論理”０”に反転してしまう。記憶した
論理”１”を保持するためには、微小容量の電荷が論
理”０”の電荷量と区別できるうちに、つまりセンスア
ンプが論理を判別できるうちに電荷を補充するリフレッ
シュ動作が必要である。ダイナミックメモリ素子で消費
される電力のほとんどは、このリフレッシュ動作による
電荷の補充に起因する。
【０００７】ところで、電荷が消失するまでの時間は記
憶セルの温度と関係があり、温度が高いほど消失時間が
短くなる。従来のダイナミックメモリ素子では温度を下
げる手段を特に持っていないため、リフレッシュ動作を
行う周期が短かく、消費電力が多くなっていた。
憶セルの温度と関係があり、温度が高いほど消失時間が
短くなる。従来のダイナミックメモリ素子では温度を下
げる手段を特に持っていないため、リフレッシュ動作を
行う周期が短かく、消費電力が多くなっていた。
【０００８】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、リフレ
ッシュ動作の周期を延して消費電力を低減したダイナミ
ックメモリ素子を提供することを目的とする。
る問題点を解決するためになされたものであり、リフレ
ッシュ動作の周期を延して消費電力を低減したダイナミ
ックメモリ素子を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
本発明のダイナミックメモリ素子は、制御端子と２つの
動作端子とを備えたトランジスタ、及び前記トランジス
タの一方の動作端子に接続され、電荷を蓄積するための
微小容量からなる記憶セルと、前記トランジスタの制御
端子に接続され、前記トランジスタの２つの動作端子間
のオンオフを制御する制御電圧が印加されるワード線
と、前記トランジスタの他方の動作端子に接続される第
１の配線材料、及び前記第１の配線材料に接触面を有し
て接触し、前記第１の配線材料よりもフェルミ準位が高
い第２の配線材料からなるビット線とを有することを特
徴とする。
本発明のダイナミックメモリ素子は、制御端子と２つの
動作端子とを備えたトランジスタ、及び前記トランジス
タの一方の動作端子に接続され、電荷を蓄積するための
微小容量からなる記憶セルと、前記トランジスタの制御
端子に接続され、前記トランジスタの２つの動作端子間
のオンオフを制御する制御電圧が印加されるワード線
と、前記トランジスタの他方の動作端子に接続される第
１の配線材料、及び前記第１の配線材料に接触面を有し
て接触し、前記第１の配線材料よりもフェルミ準位が高
い第２の配線材料からなるビット線とを有することを特
徴とする。
【００１０】このとき、前記第１の配線材料と前記第２
の配線材料との接触面は、前記記憶セルに熱が伝わる時
間が最短な位置に配置されることが望ましい。
の配線材料との接触面は、前記記憶セルに熱が伝わる時
間が最短な位置に配置されることが望ましい。
【００１１】また、前記第１の配線材料は半導体で形成
され、前記第２の配線材料は導電体である金属で形成さ
れていてもよい。
され、前記第２の配線材料は導電体である金属で形成さ
れていてもよい。
【００１２】上記のように構成されたダイナミックメモ
リ素子は、ビット線を構成する第１の配線材料と第２の
配線材料とに電流が流れると、ペルチェ効果によってそ
の接触面で熱を吸収する現象が発生する。したがって、
記憶セルを構成するトランジスタや微小容量が冷却さ
れ、微小容量に蓄積された電荷の漏れや逃げが低減され
るため、ダイナミックメモリ素子のリフレッシュ動作の
周期を延すことができる。
リ素子は、ビット線を構成する第１の配線材料と第２の
配線材料とに電流が流れると、ペルチェ効果によってそ
の接触面で熱を吸収する現象が発生する。したがって、
記憶セルを構成するトランジスタや微小容量が冷却さ
れ、微小容量に蓄積された電荷の漏れや逃げが低減され
るため、ダイナミックメモリ素子のリフレッシュ動作の
周期を延すことができる。
【００１３】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００１４】図１は本発明のダイナミックメモリ素子の
構造を示す記憶セルの断面図である。本発明のダイナミ
ックメモリ素子の等価回路は従来例で示した回路と同様
であり、その構造が従来のものと異なっている。
構造を示す記憶セルの断面図である。本発明のダイナミ
ックメモリ素子の等価回路は従来例で示した回路と同様
であり、その構造が従来のものと異なっている。
【００１５】図１において、トランジスタは、Ｓｉ（シ
リコン）基板９上に形成された動作端子となる第１の電
極１１及び第２の電極１２と、制御端子となるワード線
３とによって構成され、ワード線３と第１の電極１１ま
たはワード線３と第２の電極１２との間に一定の強さ以
上の電界（電圧）が印加されることで第１の電極１１と
第２の電極１２との間が導通する。また、第２の電極１
２には図１に示すようにグランド線５と対向する面領域
が形成され、この面領域が微小容量２となる。第１の電
極１１には第１の配線材料４１が接続され、第１の配線
材料４１には第２の配線材料４２が接触面４３によって
電気的に接続されている。これら第１の配線材料４１と
第２の配線材料４２とでビット線を形成している。
リコン）基板９上に形成された動作端子となる第１の電
極１１及び第２の電極１２と、制御端子となるワード線
３とによって構成され、ワード線３と第１の電極１１ま
たはワード線３と第２の電極１２との間に一定の強さ以
上の電界（電圧）が印加されることで第１の電極１１と
第２の電極１２との間が導通する。また、第２の電極１
２には図１に示すようにグランド線５と対向する面領域
が形成され、この面領域が微小容量２となる。第１の電
極１１には第１の配線材料４１が接続され、第１の配線
材料４１には第２の配線材料４２が接触面４３によって
電気的に接続されている。これら第１の配線材料４１と
第２の配線材料４２とでビット線を形成している。
【００１６】このような構成において、ビット線４に電
圧を印加した状態で、ワード線３に電圧を印加しトラン
ジスタの動作端子間を導通状態にすると、第２の配線材
料４２、第１の配線材料４１、及びトランジスタを経由
して電流が流れ、微小容量２に正の電荷が供給される。
圧を印加した状態で、ワード線３に電圧を印加しトラン
ジスタの動作端子間を導通状態にすると、第２の配線材
料４２、第１の配線材料４１、及びトランジスタを経由
して電流が流れ、微小容量２に正の電荷が供給される。
【００１７】ここで、第１の配線材料４１を半導体で形
成し、第２の配線材料４２を導電体である金属で形成す
ると、第２の配線材料４２から第１の配線材料４１に電
流が流れることで、第２の配線材料４２と第１の配線材
料４１との接触面４３で熱を吸収する現象が発生する。
成し、第２の配線材料４２を導電体である金属で形成す
ると、第２の配線材料４２から第１の配線材料４１に電
流が流れることで、第２の配線材料４２と第１の配線材
料４１との接触面４３で熱を吸収する現象が発生する。
【００１８】この現象は、例えば第１の配線材料４１を
ｐ型半導体とした場合、金属から半導体に正孔が流れ込
む際に、正孔はフェルミ準位の差のエネルギーと半導体
内で運動するのに必要な運動エネルギーとが必要になる
ため、エネルギーとなる熱を外部から吸収するために起
こる現象である。
ｐ型半導体とした場合、金属から半導体に正孔が流れ込
む際に、正孔はフェルミ準位の差のエネルギーと半導体
内で運動するのに必要な運動エネルギーとが必要になる
ため、エネルギーとなる熱を外部から吸収するために起
こる現象である。
【００１９】このような現象はペルチェ効果と呼ばれ、
電流の供給元である第２の配線材料４２の有するフェル
ミ準位が第１の配線材料４１のフェルミ準位より高いた
めに発生する。
電流の供給元である第２の配線材料４２の有するフェル
ミ準位が第１の配線材料４１のフェルミ準位より高いた
めに発生する。
【００２０】このようにして２つの配線材料の接触面４
３からトランジスタや微小容量２の熱が奪われることで
記憶セルを構成するトランジスタ及び微小容量２が冷却
される。
３からトランジスタや微小容量２の熱が奪われることで
記憶セルを構成するトランジスタ及び微小容量２が冷却
される。
【００２１】したがって、ビット線を、第１の配線材料
４１と、第１の配線材料４１よりもフェルミ準位が高い
第２の配線材料４２とで形成することで、それらの接触
面４３で熱が吸収され、記憶セルを構成するトランジス
タや微小容量２が冷却されるため、微小容量２からの電
荷の漏れや逃げが減少し、電荷の補給周期（リフレッシ
ュ動作の周期）を延すことができるため、消費電力が少
ないダイナミックメモリ素子を得ることができる。
４１と、第１の配線材料４１よりもフェルミ準位が高い
第２の配線材料４２とで形成することで、それらの接触
面４３で熱が吸収され、記憶セルを構成するトランジス
タや微小容量２が冷却されるため、微小容量２からの電
荷の漏れや逃げが減少し、電荷の補給周期（リフレッシ
ュ動作の周期）を延すことができるため、消費電力が少
ないダイナミックメモリ素子を得ることができる。
【００２２】なお、第１の配線材料４１及び第２の配線
材料４２はそのフェルミ準位の差が大きい材料を選択し
たほうが良く、このようにしてビット線を形成すると冷
却効果をより高めることができる。また、第１の配線材
料４１と第２の配線材料４２との接触面４３で生じる熱
の吸収現象をトランジスタ１及び微小容量２の領域に効
率よく伝えるため、２つの配線材料の接触面４３はトラ
ンジスタ１と微小容量２とから熱が伝わる時間が最も短
い位置に配置されることが望ましい。このような位置に
２つの配線材料の接触面４３を形成することで、冷却効
果がさらに高められる。
材料４２はそのフェルミ準位の差が大きい材料を選択し
たほうが良く、このようにしてビット線を形成すると冷
却効果をより高めることができる。また、第１の配線材
料４１と第２の配線材料４２との接触面４３で生じる熱
の吸収現象をトランジスタ１及び微小容量２の領域に効
率よく伝えるため、２つの配線材料の接触面４３はトラ
ンジスタ１と微小容量２とから熱が伝わる時間が最も短
い位置に配置されることが望ましい。このような位置に
２つの配線材料の接触面４３を形成することで、冷却効
果がさらに高められる。
【００２３】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００２４】制御端子と２つの動作端子を備えたトラン
ジスタ、及びトランジスタの一方の動作端子に接続さ
れ、電荷を蓄積するための微小容量からなる記憶セル
と、トランジスタの制御端子に接続され、トランジスタ
の２つの動作端子間のオンオフを制御する制御電圧が印
加されるワード線と、トランジスタの他方の動作端子に
接続される第１の配線材料、及び第１の配線材料に接触
面を有して接触し、第１の配線材料よりもフェルミ準位
が高い第２の配線材料からなるビット線とを有すること
で、微小容量からの電荷の漏れや逃げが減少し、リフレ
ッシュ動作の周期を延すことができるため、消費電力が
少ないダイナミックメモリ素子を得ることができる。
ジスタ、及びトランジスタの一方の動作端子に接続さ
れ、電荷を蓄積するための微小容量からなる記憶セル
と、トランジスタの制御端子に接続され、トランジスタ
の２つの動作端子間のオンオフを制御する制御電圧が印
加されるワード線と、トランジスタの他方の動作端子に
接続される第１の配線材料、及び第１の配線材料に接触
面を有して接触し、第１の配線材料よりもフェルミ準位
が高い第２の配線材料からなるビット線とを有すること
で、微小容量からの電荷の漏れや逃げが減少し、リフレ
ッシュ動作の周期を延すことができるため、消費電力が
少ないダイナミックメモリ素子を得ることができる。
【図１】本発明のダイナミックメモリ素子の構造を示す
記憶セルの断面図である。
記憶セルの断面図である。
【図２】ダイナミックメモリ素子の記憶セルの等価回路
図である。
図である。
２ 微小容量 ３ ワード線 ５ グランド線 ９ Ｓｉ基板 １１ 第１の電極 １２ 第２の電極 ４１ 第１の配線材料 ４２ 第２の配線材料 ４３ 接触面
Claims (3)
- 【請求項１】 制御端子と２つの動作端子とを備えたト
ランジスタ、及び前記トランジスタの一方の動作端子に
接続され、電荷を蓄積するための微小容量からなる記憶
セルと、 前記トランジスタの制御端子に接続され、前記トランジ
スタの２つの動作端子間のオンオフを制御する制御電圧
が印加されるワード線と、 前記トランジスタの他方の動作端子に接続される第１の
配線材料、及び前記第１の配線材料に接触面を有して接
触し、前記第１の配線材料よりもフェルミ準位が高い第
２の配線材料からなるビット線と、を有することを特徴
とするダイナミックメモリ素子。 - 【請求項２】 請求項１に記載のダイナミックメモリ素
子において、 前記第１の配線材料と前記第２の配線材料との接触面
は、前記記憶セルに熱が伝わる時間が最短な位置に配置
されることを特徴とするダイナミックメモリ素子。 - 【請求項３】 請求項１または２に記載のダイナミック
メモリ素子において、 前記第１の配線材料は半導体で形成され、 前記第２の配線材料は導電体である金属で形成されてい
ることを特徴とするダイナミックメモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7283537A JPH09129846A (ja) | 1995-10-31 | 1995-10-31 | ダイナミックメモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7283537A JPH09129846A (ja) | 1995-10-31 | 1995-10-31 | ダイナミックメモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129846A true JPH09129846A (ja) | 1997-05-16 |
Family
ID=17666823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7283537A Pending JPH09129846A (ja) | 1995-10-31 | 1995-10-31 | ダイナミックメモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09129846A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022153594A (ja) * | 2011-01-26 | 2022-10-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03231423A (ja) * | 1990-02-07 | 1991-10-15 | Sharp Corp | 半導体装置の製造方法 |
-
1995
- 1995-10-31 JP JP7283537A patent/JPH09129846A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03231423A (ja) * | 1990-02-07 | 1991-10-15 | Sharp Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022153594A (ja) * | 2011-01-26 | 2022-10-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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