JPH03231454A - Manufacture of semiconductor device - Google Patents

Abstract

PURPOSE:To sufficiently secure the distance between a peripheral edge part and a metal interconnection layer and the distance between the end part of a plate layer and the metal interconnection layer by a method wherein, when a node poly-Si layer and a plate poly-Si layer are formed, peripheral edge parts of the individual layers are processed to be inclined planes. CONSTITUTION:When a plate poly-Si layer 3c is formed, the end part of a node poly-Si layer 3a at its lower layer is formed to be an inclined plane; the swell of the layer 3c at the part becomes gentle. Thereby, the film thickness alpha1 of an insulating layer 5 between a metal interconnection layer 4 and the layer 3c can be set to a film thickness which does not cause a short-circuit between both. In addition, when the corner at the end part of the layer 3c is shaved, also the film thickness beta1 at the layer 5 between the end part and the layer 4 can be set to a film thickness which does not cause a short circuit. Consequently, a drop in a capacitor is reduced; it is possible to prevent the short circuit between the layer 4 and the layer 3 from being caused; the reliability of a memory cell is enhanced; the layer 5 which is formed on an Si substrate is flattened; a patterning process of a bit line can be made easy.

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、例えばスタック型ダイナミックメモリセル製
造工程において、ノードポリＳｉ、容量絶縁膜およびプ
レートポリＳｉからなるキャパシタを形成する方法に関
する。DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to a method for forming a capacitor consisting of a node poly-Si, a capacitive insulating film, and a plate poly-Si in, for example, a stacked dynamic memory cell manufacturing process.

〈従来の技術〉 近年、ＩＭビット以上の大容量メモリとしてスタック型
ダイナミックメモリセルが広く利用されている。このス
タック型メモリセルの一般的な構造例を第３図に示す。<Prior Art> In recent years, stacked dynamic memory cells have been widely used as large-capacity memories of IM bits or more. FIG. 3 shows an example of a general structure of this stacked memory cell.

Ｓｉ基板３１上に、ノードポリＳｉ層３３ａ１窒化膜等
の容量絶縁膜３３ｂおよびプレートポリＳｉ層３３ｃか
らなるキャパシタ３３が形成されており、このキャパシ
タはＳｉｎ、製の絶縁膜３５によって覆われている。ま
た、基板３１表面にはワードラインとしての電極３２が
形成され、さらに絶縁層３５上にビットラインとしての
メタル配線層３４が形成されており、このメタル配線層
３４は、絶縁層３５の窓部において基板３１表面にオー
ミック接触している。なお、３６はＬＯＧＯＳ分離膜で
ある。A capacitor 33 is formed on the Si substrate 31, and includes a capacitive insulating film 33b such as a node poly-Si layer 33a1, a nitride film, and a plate poly-Si layer 33c, and is covered with an insulating film 35 made of Si. Furthermore, an electrode 32 as a word line is formed on the surface of the substrate 31, and a metal wiring layer 34 as a bit line is further formed on an insulating layer 35. is in ohmic contact with the surface of the substrate 31. Note that 36 is a LOGOS separation membrane.

〈発明が解決しようとする課題〉 ところで、第３図に示した構造のメモリセルにおいては
、絶縁層３５のα２およびβ２の部分の膜厚が薄く、そ
の部分においてメタル配線層３４とプレートＳｔ層３３
ｃ間にシュートが生じる虞れがある。このため、従来で
は、プレート層やノード層の位置を図中矢印の方向にず
らしたり、また、絶縁層３５の平滑化、例えばＢＰＳＣ
，をリフローする等の工程を行わずにメタル配線層３４
を形成する等の方法が採られている。ところが、その前
者の方法によればキャパシタの低下を招く等の問題、ま
た後者の方法によるとメタル配線層パターニング時のフ
ォトリソグラフィ工程が困難になるという問題が残され
ている。<Problems to be Solved by the Invention> Incidentally, in the memory cell having the structure shown in FIG. 33
There is a possibility that a shoot may occur between c. For this reason, in the past, the positions of the plate layer and node layer were shifted in the direction of the arrow in the figure, and the insulating layer 35 was smoothed, for example, by BPSC.
, without performing a process such as reflowing the metal wiring layer 34.
Methods such as forming a However, the former method still has problems such as deterioration of the capacitor, while the latter method makes the photolithography process difficult when patterning the metal wiring layer.

〈課題を解決するための手段〉 上記の従来の問題点を解決するために、本発明方法では
、実施例に対応する第１図に示すように、ノードポリＳ
ｉ層３ａおよびプレートポリＳｉ層３ｃのそれぞれの形
成時に、（Ｃ）、　（ｅ）に示すように、その各層３ａ
、３ｂの周縁部を傾斜面とする加工を行っている。<Means for Solving the Problems> In order to solve the above conventional problems, in the method of the present invention, as shown in FIG.
When forming the i-layer 3a and the plate poly-Si layer 3c, as shown in (C) and (e), each layer 3a is
, 3b are processed to form inclined surfaces.

〈作用〉 ノードポリＳ１層３ａ周縁部を傾斜面とすることにより
、第２図に示すように、後の工程において積層されるプ
レートポリＳｉ層３ｃのノード層３ａ周縁部に相応する
部分の盛り上がりがなだらかになり、その部分とメタル
配線層４との距離α１を充分に確保できる。さらに、プ
レートポリＳｉ層３０周縁部を傾斜面とすることよって
、同図に示すように、このプレート層３Ｃ端部とメタル
配線層４との距離β１をも充分に確保できる。<Function> By forming the peripheral edge of the node poly S1 layer 3a into an inclined surface, as shown in FIG. The slope becomes gentle, and a sufficient distance α1 between the portion and the metal wiring layer 4 can be secured. Furthermore, by forming the peripheral edge of the plate poly-Si layer 30 into an inclined surface, a sufficient distance β1 between the end of the plate layer 3C and the metal wiring layer 4 can be ensured, as shown in the figure.

〈実施例〉 本発明の実施例を、以下、図面に基づいて説明する。<Example> Embodiments of the present invention will be described below based on the drawings.

第１図は本発明方法をスタック型ダイナミックメモリセ
ルの製造に適用した場合の手順を説明する図である。FIG. 1 is a diagram illustrating the procedure when the method of the present invention is applied to manufacturing a stacked dynamic memory cell.

まず、（ａ）に示すように、Ｓｉ基板１上には、前工程
において、ワードラインとしての電極２が形成されてお
り、この電極２はサイドウオール５ａによって覆われて
いる。なお、６はＬＯＧＯＳ分離膜である。First, as shown in (a), an electrode 2 as a word line is formed on a Si substrate 1 in a previous step, and this electrode 2 is covered with a sidewall 5a. Note that 6 is a LOGOS separation membrane.

さて、基板１上に、ポリ５ｉ（Ｎ”）を低圧ＣＶＤ法に
より積層し、次いでポリＳｉ層をフォトリソグラフィ法
によりパターニングして、（ｂ）に示すような形状のノ
ードポリＳｉ層３ａを形成する。Now, poly 5i (N'') is laminated on the substrate 1 by low pressure CVD, and then the poly Si layer is patterned by photolithography to form a node poly Si layer 3a having a shape as shown in (b). .

次に、このノードポリＳｉ層３ａの周縁端部にＢ等の不
純物をイオン注入した後、エツチングを施す。これによ
り、ノードポリＳｉ層３ａ周縁の角部が削りとられて、
その端部は（Ｃ）に示すような傾斜面となる。Next, an impurity such as B is ion-implanted into the peripheral edge of the node poly-Si layer 3a, and then etched. As a result, the corners of the periphery of the node poly-Si layer 3a are shaved off,
The end portion becomes an inclined surface as shown in (C).

次に、ノードポリＳｉ層３ａ表面上に、窒化膜等の容量
絶縁膜３ｂを形成した後、先のノードポリＳｉ層３ａと
同様の手順により、プレートポリＳｉ層（Ｎ”）３ｃを
形成しくｄ）、さらに、そのプレートポリＳｉ層３ｃ端
部を傾斜面に加工する（ｅ）。Next, after forming a capacitive insulating film 3b such as a nitride film on the surface of the node poly-Si layer 3a, a plate poly-Si layer (N") 3c is formed by the same procedure as for the node poly-Si layer 3a.d) Further, the end portion of the plate poly-Si layer 3c is processed into an inclined surface (e).

そして、基板１上にＳ　ｉ　Ｏｚを一様に積層し、その
ＳｉＯ２層をリフローにより平滑化した後（ｆ）、その
絶縁層６に異方性エツチングおよび等方性エツチングを
行って、基板１表面のメタル配線層とのコンタクト部を
露呈させ、次いで、基板１上にスパッタリングによりＡ
Ａを一様に積層した後、そのＡ１層をフォトリソグラフ
ィ法によりパターニングすることによって、（匂に示す
ようなメタル配線層４を得る。Then, after uniformly stacking SiOz on the substrate 1 and smoothing the SiO2 layer by reflow (f), anisotropic etching and isotropic etching are performed on the insulating layer 6 to form the substrate 1. The contact portion with the metal wiring layer on the surface is exposed, and then A is deposited on the substrate 1 by sputtering.
After uniformly laminating A, the A1 layer is patterned by photolithography to obtain a metal wiring layer 4 as shown in (2).

以上の手順において、（ｄ）工程におけるプレートポリ
Ｓｉ層３Ｃ形成時には、その下層のツートポ’Ｊ　Ｓ　
ｉ層３ａの端部が傾斜面となっているため、その部分で
のプレートポリＳｉ層３ｃの盛り上がりがなだらかとな
る。これにより、第２図に示すように、メタル配線層４
とプレートポリＳｉ層３ｃ間における絶縁層５の膜厚α
１を、その両者間においてシュートが生じない程度の膜
厚とすることができる。さらに、（ｅ）工程において、
プレートポＵ　Ｓ　ｉ層３ｃ端部の角を削り落とすこと
によって、その端部とメタル配線層４間における絶縁層
５の膜厚β１をも、シュートが生じない程度の膜厚とす
ることができる。In the above procedure, when forming the plate poly-Si layer 3C in step (d), the underlying two-top 'J S
Since the end portion of the i-layer 3a is a sloped surface, the plate poly-Si layer 3c rises gently at that portion. As a result, as shown in FIG.
The film thickness α of the insulating layer 5 between and the plate poly-Si layer 3c
1 can be made to have a film thickness that does not cause shoots between the two. Furthermore, in step (e),
By cutting off the corner of the end of the plate PUS i layer 3c, the thickness β1 of the insulating layer 5 between the end and the metal wiring layer 4 can also be made to a thickness that does not cause shoots.

〈発明の効果〉 以上説明したように、本発明によれば、キャパシタを構
成するノードポリＳｉ層およびプレートポリＳｉ層のそ
れぞれの形成時に、その各層の周縁部を傾斜面に加工し
たので、キャパシタの低下を少なくしつつ同時に、メタ
ル配線層とプレートポリＳｉ層間におけるシュートの発
生を防止でき、これによりメモリセルの信頼性が向上す
る。またＳｉ基板上に形成する絶縁層の平坦化が可能と
なって、ビットラインのパターニング工程を容易に行う
ことができる。<Effects of the Invention> As explained above, according to the present invention, when forming each of the node poly-Si layer and the plate poly-Si layer constituting the capacitor, the peripheral edge of each layer is processed into an inclined surface. At the same time, the occurrence of shoots between the metal wiring layer and the plate poly-Si layer can be prevented, thereby improving the reliability of the memory cell. Furthermore, the insulating layer formed on the Si substrate can be planarized, and the bit line patterning process can be easily performed.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明方法の手順を説明する図で、第２図は作
用説明図である。 第３図はスタ、り型ダイナミックメモリセルの一般的な
構造を示す縦断面図である。 １・・・Ｓｉ基板 ２・・・電極 ３ａ・　・　・ノードポリＳｉ層 ３ｂ・・・容量絶縁膜 ３Ｃ・　・　・プレートポリＳｉ層 ４・・・メタル配線層 ５・・・絶縁層FIG. 1 is a diagram for explaining the procedure of the method of the present invention, and FIG. 2 is a diagram for explaining the operation. FIG. 3 is a vertical cross-sectional view showing the general structure of a star-type dynamic memory cell. 1... Si substrate 2... Electrode 3a... Node poly Si layer 3b... Capacitive insulating film 3C... Plate poly Si layer 4... Metal wiring layer 5... Insulating layer

Claims (1)

【特許請求の範囲】[Claims] スタック型ダイナミックメモリセル等の製造工程で、ノ
ードポリＳｉ層、容量絶縁膜およびプレートポリＳｉ層
からなるキャパシタを形成する工程において、上記ノー
ドポリＳｉ層およびプレートポリＳｉ層のそれぞれの形
成時に、その各層の周縁部を傾斜面とする加工を行うこ
とを特徴とする、半導体装置の製造方法。In the manufacturing process of stacked dynamic memory cells, etc., in the process of forming a capacitor consisting of a node poly-Si layer, a capacitive insulating film, and a plate poly-Si layer, when forming each of the node poly-Si layer and plate poly-Si layer, A method for manufacturing a semiconductor device, characterized by performing processing to make a peripheral portion a sloped surface.