JPH03231350A - マルチプロセッサ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 マルチプロセッサ構成の情報処理装置において、入出力
割り込み処理のためのマルチプロセッサ制御方式に関し
、 プロセッサの入出力割り込み処理に伴うオーバーヘッド
を低減できることを目的とし、命令制御を行う複数の命
令プロセッサと、入出力装置の制御を行い、各入出力装
置の動作終了に伴う終了ステータスをそれぞれ保持する
複数のチャネルプロセッサと、命令プロセッサおよびチ
ャネルプロセッサを制御し、システム全体の制御を行う
複数のシステムプロセッサとを備え、命令プロセッサに
対する入出力割り込み要求情報の処理を行うマルチプロ
セッサ制御方式において、各命令プロセッサは、各シス
テムプロセッサに対応して各々の入出力割り込み要求情
報を保持する入出力割り込み要求保持手段と、この入出
力割り込み要求の受け付けを対応するシステムプロセッ
サに通知する割り込み要求骨け付け通知手段とを備え、
システムプロセッサがチャネルプロセッサ内に保持され
る終了ステータスを直接リードし、割り込み要求を上げ
る命令プロセッサに対応する入出力割り込み要求保持手
段にその終了ステータスを格納する終了ステータス処理
手段を備えて構成される。

〔産業上の利用分野〕

本発明は、マルチプロセッサ構成の情報処理装置におい
て、入出力割り込み処理のためのマルチプロセッサＭ御
方式に関する。

〔従来の技術〕

従来、情報処理装置には、そのシステム性能向上および
規模拡大を図るために、マルチプロセッサ構成が採用さ
れている。

第４図は、マルチプロセッサによる情報処理装置の構成
例を示す図である。

図において、情報処理装置は、与えられる処理要求に応
じた制御を行う命令プロセッサ（ＩＰＵＯ５ＩＰＵＩ）
４１１．４１□と、入出力装置４２１１、４２．２、入
出力装置４２□、４２，２の制御を行うチャネルプロセ
ッサ（ＣＨＯ，ＣＨＩ）４３、．４３□と、命令プロセ
ッサ（ＩＰＵＯ１■ＰＵＩ）４１．．４１□およびチャ
ネルプロセッサ（ＧＨＱ、ＣＨｌ）４　Ｌ　％’　４３
ｚを制御してシステム全体を制御するシステムプロセッ
サ（ＳＰＵＯ，５ＰＵＩ）４４１．４４□と、命令プロ
セッサ４１１．４１２とチャネルプロセッサ４３１４３
□相互間で入出力されるステータスが格納されるチャネ
ルステータスバッファ４５から構成される。

また、チャネルステータスバッファ４５は、各チャネル
プロセッサ４３１．４３□がチャネルステータス（終了
ステータス）を書き込む共通領域であるチャネルステー
タス固定領域゛４５．、命令プロセッサ４１＋、ａｔｚ
にそれぞれ対応して固定的に割り当てられるＩ　ＰＵＯ
固定領域４５．およびＩＰＵＩ固定領域４５．から構成
される。

ここで、第４図および第５図を参照して、入出力装置４
２１．の入出力動作の終了に応じて命令プロセッサ４１
１に処理を行わせる場合を例として、その入出力割り込
み処理手順について説明する。

入出力装置４２１：は、入出力動作の終了に応じてチャ
ネルプロセッサ４３．に割り込み信号を発する。チャネ
ルプロセッサ４３１は、この割り込みに応じて入出力装
置４２□から終了ステータスを読み取って確保し、シス
テムプロセッサ４４１に終了通知を行う。

システムプロセッサ４４、は、この通知に応じて命令プ
ロセッサ４１．へのアクセス権を取得し、命令プロセッ
サ４１＋に割り込み要求を発する。

命令プロセッサ４１１は、システムプロセッサ４４＋か
らの割り込み要求に対して、その受け付けを通知する手
段をもたないので、所定のタイミングで動作を停止する
ことにより、システムプロセッサ４４．にその旨を通知
する。

システムプロセッサ４４．は、この停止状態を認識して
割り込み要求が受け付けられたことを確認し、チャネル
プロセッサ４３．にステータスリード要求を発する。チ
ャネルプロセッサ４３．は、この要求に応じて、保持し
ている終了ステータスをチャネルプロセッサ４３１を介
してチャネルスデータスバッファ４５上のチャネルステ
ータス固定領域４５．に格納する。システムプロセッサ
４４１は、この格納動作の完了を確認後に、命令プロセ
ッサ４１１に対応するＩ　ＰＵＯ固定領域４５２にその
終了ステータスを格納して割り込み起動指示を発し、命
令プロセッサ４１１へのアクセス権を解放する。

命令プロセッサ４１．は、この割り込み起動指示に応じ
て、ＩＰＵＯ固定領域４５２の一内容を読み取り、その
内容に応じた入出力割り込み処理を行う。

〔発明が解決しようとする課題〕

ところで、このような従来方式では、チャネルステータ
スバッファ４５は、全てのシステムプロセッサにより共
用されている。また、複数のシステムプロセッサが非同
期に同一の命令プロセッサへアクセスし得るために、チ
ャネルステータスバッファ４５へのアクセス動作が競合
する場合があった。

すなわち、各システムプロセッサは、このような競合を
排他制御により回避するために、アクセス動作に先行し
てアクセス権を取得しなければならなかった。また、ア
クセス権の取得待ちとなったシステムプロセッサは、処
理を保留して待ち受けなければならなかった。

さらに、命令プロセッサは、割り込み要求を受け付けた
ことをシステムプロセッサに通知する手段がないために
、その都度停止しなければならなかった。

したがって、システムプロセッサおよび命令プロセッサ
では、入出力割り込み処理のオーバーヘッドが大きく、
システム性能を低下させる要因となっていた。

本発明は、プロセッサの入出力割り込み処理に伴うオー
バーヘッドを低減できるマルチプロセッサ制御方式を提
供することを目的とする。

〔課題を解決するための手段〕

第１図は、本発明の原理ブロック図である。

図において、複数の命令プロセッサ１１は、命令制御を
行う。

複数のチャネルプロセッサ１２は、入出力装置の制御を
行い、各入出力装置の動作終了に伴う終了ステータスを
それぞれ保持し、システム性能セ・ンサ１３に対し割り
込み要求を行う手段を有する。

複数のシステムプロセッサ１３は、命令プロセッサ１１
およびチャネルプロセッサ１２を制御し、システム全体
の制御を行う。

マルチプロセッサ制御方式は、複数の命令プロセッサ１
１と、複数のチャネルプロセッサＩ２と、複数のシステ
ムプロセッサ１３を備え、命令プロセッサ１１に対する
入出力割り込み要求の処理を行う。

各命令プロセッサ１１の入出力割り込み要求保持手段１
４は、各システムプロセッサ１３に対応して各々の入出
力割り込み要求情報を保持し、割り込み要求受け付は通
知手段１５は、この入出力割り込み要求の受け付けを対
応するシステムプロセッサ１３に通知する。

終了ステータス処理手段１６は、システムプロセッサ１
３によって・チャネルブロセ・フサ１２内に保持される
終了ステータスをチャネルプロセッサ１２を介さずに直
接リードする手段を有し、命令プロセッサ１１からの割
り込み要求に対する受け付は通知がある場合には終了ス
テータスをリードし、割り込み要求を上げる命令プロセ
ッサに対応する入出力割り込み要求保持手段１４にその
終了ステータスを格納する。

〔作　用〕

本発明は、各システムプロセッサ１３がチャネルプロセ
ッサ１２内に保持されている入出力装置対応の終了ステ
ータスを直接リードし、命令プロセッサ１１および各シ
ステムプロセッサ１３に対応する入出力割り込み要求保
持手段１４に、その終了ステータスを格納して入出力割
り込み要求を上げることができる。したがって、各シス
テムプロセッサ１３は、入出力割り込み要求時に行われ
ていた他のシステムプロセッサとの排他制御を不要にす
ることができる。

さらに、命令ブロモッサ１１は、割り込み要求受け付は
通知手段１５が対応するシステムプロセッサにその受け
付は通知を行うことにより、各システムプロセッサ１３
および命令プロセッサ１１はそれぞれ独立した処理が可
能となり、入出力割り込み処理のオーバーヘッドを低減
することができる。

〔実施例］ 以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明方式を実現するシステム構成の一実施
例を示す図である。

図において、命令プロセッサ（ＩＰＵＯｌＩＰＵｌ）２
１．．２１□、入出力装置２２□、２２１２．２２□３
．２２，２、チャネルプロセッサ（ＣＨＯｌＣＨＩ）２
３．．２３□、システムプロセッサ（ＳＰＵＯｌＳＰＵ
Ｉ）２４＋　、２４ｇおよびチャネルステータスバッフ
ァ２５によるマルチプロセッサシステムの構成は、基本
的には従来と同様である。

本発明の特徴とするところは、本実施例では、命令プロ
セッサ２１．．２１□とシステムプロセッサ２４．．２
４．相互間で入出力されるチャネルステータスが格納さ
れるチャネルステータスバッファ２５の領域は、各命令
プロセッサ対応のＩＰＵＯ固定領域およびＩＰＵＩ固定
領域を設けた構成にある。なお、ＩＰＵＯ固定領域は、
各システムプロセッサ２４．．２４□に対応する５ＰＵ
Ｏ要求領域２５□および５ＰＵＩ要求領域２５．２から
構成される。また、ＩＰＵＩ固定領域は、同様に５ｐｕ
ｏ要求領域２５．１および５ＰＵＩ要求領域２５□２か
ら構成される。

チャネルプロセッサ２３＋　、２３ｔに設けられた終了
ステータスメモリ２６は、システムプロセッサ２４．．
２４□からそれぞれ直接リードできる終了ステータスの
格納用メモリである。

以下に、第２図および第３図を参照し、入出力装置１２
２１．の入出力動作の終了を命令プロセッサ２１１に通
知して処理を行わせる場合を例として、その入出力割り
込み処理手順について説明する。

入出力装置２２゜は、入出力動作を終了するとチャネル
プロセッサ２３１に割り込み信号を発して通知する。チ
ャネルプロセッサ２３．は、この通知に応じて入出力装
置２２□から終了ステータスを直接読み取って終了ステ
ータスメモリ２６に保持し、システムプロセッサ２４．
に動作終了を通知する。

システムプロセッサ２４．は、この通知に応じて、終了
ステータスメモリ２６上に保持された終了ステータスを
直接リードして取り込み、チャネルステータスバッファ
２５上め５ＰＵＯ要求領域２５１１にこの終了ステータ
スを格納し、命令プロセッサ２１＋への割り込み要求を
発する。以後、システムプロセッサ２４．は、通常状態
に復帰して他の処理を行う。

一方、命令プロセッサ２１＋は、各システムプロセッサ
から発せられる割り込み要求を個々に保持し、順次５Ｐ
ＵＯ要求領域２５１１および５ＰＵ１要求領域２５□を
サーチしてその要求の有無を認識している。

ここでは、５ｐｕｏから５ｐｕｏ要求領域２５，１に終
了ステータスが格納されているので、この領域より終了
ステータスを読み取り、命令プロセッサ２１１は、割り
込み要求を発したシステムプロセッサ２４．に割り込み
受け付けを通知し、対応する割り込み処理を行う。

システムプロセッサ２４１は、この通知を確認後すると
、チャネルプロセッサ２３．から他の割り込み要求が有
ればこれに応じることが可能な状態となる。

したがって、本実施例によれば、従来、入出力割り込み
処理に伴って行われていたシステムプロセッサ相互間の
排他制御が不要となり、他のシステムプロセッサも、そ
れぞれの制御下にある入出力装置の割り込み要求に対応
して並行処理を行うことができる。また、命令プロセッ
サは、処理を停止せずに、個々のシステムプロセッサに
割り込み要求の受け付は通知を行うことができる。

〔発明の効果〕

上述したように、本発明によれば、各システムプロセッ
サは、他のシステムプロセッサとの排他制御を行わずに
、並行してそれぞれの入出力割り込み処理を行うことが
できる。また、命令プロセッサは、処理を停止せずに個
々のシステムプロセッサに割り込み要求の受け付は通知
を行うと共に、その要求に応じた処理を逐次行うことが
できる。

したがって、入出力割り込み処理のオーバーヘッドが低
減されると共に、入出力割り込み処理が高速化されてシ
ステム性能の向上を図ることができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明方式を実現するシステム構成の一実施例
を示す図、 第３図は本実施例における入出力割り込み処理手順を示
す図、 第４図はマルチプロセッサによる情報処理装置の構成例
を示す図、 第５図は従来の入出力割り込み処理手順を示す図である
。 図において、 １１は命令プロセッサ、 １２はチャネルプロセッサ、 Ｉ３はシステムプロセッサ、 １４は入出力割り込み要求保持手段、 １５は割り込み要求受け付は通知手段、１６は終了ステ
ータス処理手段、 ２１、．２１ｚ、４１１．４１□は命令プロセッサ（Ｉ
ＰＵＯ，、ＩＰＵＯ）、 ２２、、．２２．２．２２□１．２２□２．４２１１，
４２＋□、４２□１．４２２２は入出力装置、 ２３、．２３□、４３Ｉ、４３□はチャネルプロセッサ
（ＣＨＯｌＣＨＩ）、 ２４、．２４□、４４１．４４□はシステムプロセッサ
（ＳＰＵＯ，５ＰＬ１１）、 ２５．４５はチャネルステータスバッファ、５１１．２
５□は５ＰＵＯ要求領域、 ５１２．２５□２は５ＰＵＩ要求領域、６は終了ステー
タスメモリ、 ５１はチャネルステータス固定領域、 ５□はＩＰＵＯ固定領域、 ５、はＩＰＵＩ固定領域である。 本発明の原理プロ ンク図 第 図

Claims (1)

【特許請求の範囲】
1. （１）命令制御を行う複数の命令プロセッサ（１１）と
   、 入出力装置の制御を行い、各入出力装置の動作終了に伴
   う終了ステータスをそれぞれ保持し、システムプロセッ
   サ（１３）に対し割り込み要求を行う手段を有する複数
   のチャネルプロセッサ（１２）と、 前記命令プロセッサ（１１）およびチャネルプロセッサ
   （１２）を制御し、システム全体の制御を行う複数のシ
   ステムプロセッサ（１３）とを備え、前記命令プロセッ
   サ（１１）に対する入出力割り込み要求の処理を行うマ
   ルチプロセッサ制御方式において、 前記各命令プロセッサ（１１）は、前記各システムプロ
   セッサ（１３）に対応して各々の入出力割り込み要求情
   報を保持する入出力割り込み要求保持手段（１４）と、
   この入出力割り込み要求の受け付けを対応するシステム
   プロセッサ（１３）に通知する割り込み要求受け付け通
   知手段（１５）とを備え、 前記システムプロセッサ（１３）が前記チャネルプロセ
   ッサ（１２）内に保持される終了ステータスを前記チャ
   ネルプロセッサ（１２）を介さずに直接リードする手段
   を有し、前記命令プロセッサ（１１）からの割り込み要
   求に対する受け付け通知が有る場合には前記終了ステー
   タスをリードし、割り込み要求を上げる命令プロセッサ
   に対応する前記入出力割り込み要求保持手段（１４）に
   その終了ステータスを格納する終了ステータス処理手段
   （１６）を備えた ことを特徴とするマルチプロセッサ制御方式。