JPH03231350A - マルチプロセッサ制御装置 - Google Patents
マルチプロセッサ制御装置Info
- Publication number
- JPH03231350A JPH03231350A JP2740090A JP2740090A JPH03231350A JP H03231350 A JPH03231350 A JP H03231350A JP 2740090 A JP2740090 A JP 2740090A JP 2740090 A JP2740090 A JP 2740090A JP H03231350 A JPH03231350 A JP H03231350A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- input
- output
- request
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 claims abstract description 15
- 239000000872 buffer Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000004044 response Effects 0.000 description 8
- 230000010365 information processing Effects 0.000 description 6
- 230000004913 activation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000012536 storage buffer Substances 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
マルチプロセッサ構成の情報処理装置において、入出力
割り込み処理のためのマルチプロセッサ制御方式に関し
、 プロセッサの入出力割り込み処理に伴うオーバーヘッド
を低減できることを目的とし、命令制御を行う複数の命
令プロセッサと、入出力装置の制御を行い、各入出力装
置の動作終了に伴う終了ステータスをそれぞれ保持する
複数のチャネルプロセッサと、命令プロセッサおよびチ
ャネルプロセッサを制御し、システム全体の制御を行う
複数のシステムプロセッサとを備え、命令プロセッサに
対する入出力割り込み要求情報の処理を行うマルチプロ
セッサ制御方式において、各命令プロセッサは、各シス
テムプロセッサに対応して各々の入出力割り込み要求情
報を保持する入出力割り込み要求保持手段と、この入出
力割り込み要求の受け付けを対応するシステムプロセッ
サに通知する割り込み要求骨け付け通知手段とを備え、
システムプロセッサがチャネルプロセッサ内に保持され
る終了ステータスを直接リードし、割り込み要求を上げ
る命令プロセッサに対応する入出力割り込み要求保持手
段にその終了ステータスを格納する終了ステータス処理
手段を備えて構成される。
割り込み処理のためのマルチプロセッサ制御方式に関し
、 プロセッサの入出力割り込み処理に伴うオーバーヘッド
を低減できることを目的とし、命令制御を行う複数の命
令プロセッサと、入出力装置の制御を行い、各入出力装
置の動作終了に伴う終了ステータスをそれぞれ保持する
複数のチャネルプロセッサと、命令プロセッサおよびチ
ャネルプロセッサを制御し、システム全体の制御を行う
複数のシステムプロセッサとを備え、命令プロセッサに
対する入出力割り込み要求情報の処理を行うマルチプロ
セッサ制御方式において、各命令プロセッサは、各シス
テムプロセッサに対応して各々の入出力割り込み要求情
報を保持する入出力割り込み要求保持手段と、この入出
力割り込み要求の受け付けを対応するシステムプロセッ
サに通知する割り込み要求骨け付け通知手段とを備え、
システムプロセッサがチャネルプロセッサ内に保持され
る終了ステータスを直接リードし、割り込み要求を上げ
る命令プロセッサに対応する入出力割り込み要求保持手
段にその終了ステータスを格納する終了ステータス処理
手段を備えて構成される。
本発明は、マルチプロセッサ構成の情報処理装置におい
て、入出力割り込み処理のためのマルチプロセッサM御
方式に関する。
て、入出力割り込み処理のためのマルチプロセッサM御
方式に関する。
従来、情報処理装置には、そのシステム性能向上および
規模拡大を図るために、マルチプロセッサ構成が採用さ
れている。
規模拡大を図るために、マルチプロセッサ構成が採用さ
れている。
第4図は、マルチプロセッサによる情報処理装置の構成
例を示す図である。
例を示す図である。
図において、情報処理装置は、与えられる処理要求に応
じた制御を行う命令プロセッサ(IPUO5IPUI)
411.41□と、入出力装置4211、42.2、入
出力装置42□、42,2の制御を行うチャネルプロセ
ッサ(CHO,CHI)43、.43□と、命令プロセ
ッサ(IPUO1■PUI)41..41□およびチャ
ネルプロセッサ(GHQ、CHl)4 L %’ 43
zを制御してシステム全体を制御するシステムプロセッ
サ(SPUO,5PUI)441.44□と、命令プロ
セッサ411.412とチャネルプロセッサ43143
□相互間で入出力されるステータスが格納されるチャネ
ルステータスバッファ45から構成される。
じた制御を行う命令プロセッサ(IPUO5IPUI)
411.41□と、入出力装置4211、42.2、入
出力装置42□、42,2の制御を行うチャネルプロセ
ッサ(CHO,CHI)43、.43□と、命令プロセ
ッサ(IPUO1■PUI)41..41□およびチャ
ネルプロセッサ(GHQ、CHl)4 L %’ 43
zを制御してシステム全体を制御するシステムプロセッ
サ(SPUO,5PUI)441.44□と、命令プロ
セッサ411.412とチャネルプロセッサ43143
□相互間で入出力されるステータスが格納されるチャネ
ルステータスバッファ45から構成される。
また、チャネルステータスバッファ45は、各チャネル
プロセッサ431.43□がチャネルステータス(終了
ステータス)を書き込む共通領域であるチャネルステー
タス固定領域゛45.、命令プロセッサ41+、atz
にそれぞれ対応して固定的に割り当てられるI PUO
固定領域45.およびIPUI固定領域45.から構成
される。
プロセッサ431.43□がチャネルステータス(終了
ステータス)を書き込む共通領域であるチャネルステー
タス固定領域゛45.、命令プロセッサ41+、atz
にそれぞれ対応して固定的に割り当てられるI PUO
固定領域45.およびIPUI固定領域45.から構成
される。
ここで、第4図および第5図を参照して、入出力装置4
21.の入出力動作の終了に応じて命令プロセッサ41
1に処理を行わせる場合を例として、その入出力割り込
み処理手順について説明する。
21.の入出力動作の終了に応じて命令プロセッサ41
1に処理を行わせる場合を例として、その入出力割り込
み処理手順について説明する。
入出力装置421:は、入出力動作の終了に応じてチャ
ネルプロセッサ43.に割り込み信号を発する。チャネ
ルプロセッサ431は、この割り込みに応じて入出力装
置42□から終了ステータスを読み取って確保し、シス
テムプロセッサ441に終了通知を行う。
ネルプロセッサ43.に割り込み信号を発する。チャネ
ルプロセッサ431は、この割り込みに応じて入出力装
置42□から終了ステータスを読み取って確保し、シス
テムプロセッサ441に終了通知を行う。
システムプロセッサ44、は、この通知に応じて命令プ
ロセッサ41.へのアクセス権を取得し、命令プロセッ
サ41+に割り込み要求を発する。
ロセッサ41.へのアクセス権を取得し、命令プロセッ
サ41+に割り込み要求を発する。
命令プロセッサ411は、システムプロセッサ44+か
らの割り込み要求に対して、その受け付けを通知する手
段をもたないので、所定のタイミングで動作を停止する
ことにより、システムプロセッサ44.にその旨を通知
する。
らの割り込み要求に対して、その受け付けを通知する手
段をもたないので、所定のタイミングで動作を停止する
ことにより、システムプロセッサ44.にその旨を通知
する。
システムプロセッサ44.は、この停止状態を認識して
割り込み要求が受け付けられたことを確認し、チャネル
プロセッサ43.にステータスリード要求を発する。チ
ャネルプロセッサ43.は、この要求に応じて、保持し
ている終了ステータスをチャネルプロセッサ431を介
してチャネルスデータスバッファ45上のチャネルステ
ータス固定領域45.に格納する。システムプロセッサ
441は、この格納動作の完了を確認後に、命令プロセ
ッサ411に対応するI PUO固定領域452にその
終了ステータスを格納して割り込み起動指示を発し、命
令プロセッサ411へのアクセス権を解放する。
割り込み要求が受け付けられたことを確認し、チャネル
プロセッサ43.にステータスリード要求を発する。チ
ャネルプロセッサ43.は、この要求に応じて、保持し
ている終了ステータスをチャネルプロセッサ431を介
してチャネルスデータスバッファ45上のチャネルステ
ータス固定領域45.に格納する。システムプロセッサ
441は、この格納動作の完了を確認後に、命令プロセ
ッサ411に対応するI PUO固定領域452にその
終了ステータスを格納して割り込み起動指示を発し、命
令プロセッサ411へのアクセス権を解放する。
命令プロセッサ41.は、この割り込み起動指示に応じ
て、IPUO固定領域452の一内容を読み取り、その
内容に応じた入出力割り込み処理を行う。
て、IPUO固定領域452の一内容を読み取り、その
内容に応じた入出力割り込み処理を行う。
ところで、このような従来方式では、チャネルステータ
スバッファ45は、全てのシステムプロセッサにより共
用されている。また、複数のシステムプロセッサが非同
期に同一の命令プロセッサへアクセスし得るために、チ
ャネルステータスバッファ45へのアクセス動作が競合
する場合があった。
スバッファ45は、全てのシステムプロセッサにより共
用されている。また、複数のシステムプロセッサが非同
期に同一の命令プロセッサへアクセスし得るために、チ
ャネルステータスバッファ45へのアクセス動作が競合
する場合があった。
すなわち、各システムプロセッサは、このような競合を
排他制御により回避するために、アクセス動作に先行し
てアクセス権を取得しなければならなかった。また、ア
クセス権の取得待ちとなったシステムプロセッサは、処
理を保留して待ち受けなければならなかった。
排他制御により回避するために、アクセス動作に先行し
てアクセス権を取得しなければならなかった。また、ア
クセス権の取得待ちとなったシステムプロセッサは、処
理を保留して待ち受けなければならなかった。
さらに、命令プロセッサは、割り込み要求を受け付けた
ことをシステムプロセッサに通知する手段がないために
、その都度停止しなければならなかった。
ことをシステムプロセッサに通知する手段がないために
、その都度停止しなければならなかった。
したがって、システムプロセッサおよび命令プロセッサ
では、入出力割り込み処理のオーバーヘッドが大きく、
システム性能を低下させる要因となっていた。
では、入出力割り込み処理のオーバーヘッドが大きく、
システム性能を低下させる要因となっていた。
本発明は、プロセッサの入出力割り込み処理に伴うオー
バーヘッドを低減できるマルチプロセッサ制御方式を提
供することを目的とする。
バーヘッドを低減できるマルチプロセッサ制御方式を提
供することを目的とする。
第1図は、本発明の原理ブロック図である。
図において、複数の命令プロセッサ11は、命令制御を
行う。
行う。
複数のチャネルプロセッサ12は、入出力装置の制御を
行い、各入出力装置の動作終了に伴う終了ステータスを
それぞれ保持し、システム性能セ・ンサ13に対し割り
込み要求を行う手段を有する。
行い、各入出力装置の動作終了に伴う終了ステータスを
それぞれ保持し、システム性能セ・ンサ13に対し割り
込み要求を行う手段を有する。
複数のシステムプロセッサ13は、命令プロセッサ11
およびチャネルプロセッサ12を制御し、システム全体
の制御を行う。
およびチャネルプロセッサ12を制御し、システム全体
の制御を行う。
マルチプロセッサ制御方式は、複数の命令プロセッサ1
1と、複数のチャネルプロセッサI2と、複数のシステ
ムプロセッサ13を備え、命令プロセッサ11に対する
入出力割り込み要求の処理を行う。
1と、複数のチャネルプロセッサI2と、複数のシステ
ムプロセッサ13を備え、命令プロセッサ11に対する
入出力割り込み要求の処理を行う。
各命令プロセッサ11の入出力割り込み要求保持手段1
4は、各システムプロセッサ13に対応して各々の入出
力割り込み要求情報を保持し、割り込み要求受け付は通
知手段15は、この入出力割り込み要求の受け付けを対
応するシステムプロセッサ13に通知する。
4は、各システムプロセッサ13に対応して各々の入出
力割り込み要求情報を保持し、割り込み要求受け付は通
知手段15は、この入出力割り込み要求の受け付けを対
応するシステムプロセッサ13に通知する。
終了ステータス処理手段16は、システムプロセッサ1
3によって・チャネルブロセ・フサ12内に保持される
終了ステータスをチャネルプロセッサ12を介さずに直
接リードする手段を有し、命令プロセッサ11からの割
り込み要求に対する受け付は通知がある場合には終了ス
テータスをリードし、割り込み要求を上げる命令プロセ
ッサに対応する入出力割り込み要求保持手段14にその
終了ステータスを格納する。
3によって・チャネルブロセ・フサ12内に保持される
終了ステータスをチャネルプロセッサ12を介さずに直
接リードする手段を有し、命令プロセッサ11からの割
り込み要求に対する受け付は通知がある場合には終了ス
テータスをリードし、割り込み要求を上げる命令プロセ
ッサに対応する入出力割り込み要求保持手段14にその
終了ステータスを格納する。
本発明は、各システムプロセッサ13がチャネルプロセ
ッサ12内に保持されている入出力装置対応の終了ステ
ータスを直接リードし、命令プロセッサ11および各シ
ステムプロセッサ13に対応する入出力割り込み要求保
持手段14に、その終了ステータスを格納して入出力割
り込み要求を上げることができる。したがって、各シス
テムプロセッサ13は、入出力割り込み要求時に行われ
ていた他のシステムプロセッサとの排他制御を不要にす
ることができる。
ッサ12内に保持されている入出力装置対応の終了ステ
ータスを直接リードし、命令プロセッサ11および各シ
ステムプロセッサ13に対応する入出力割り込み要求保
持手段14に、その終了ステータスを格納して入出力割
り込み要求を上げることができる。したがって、各シス
テムプロセッサ13は、入出力割り込み要求時に行われ
ていた他のシステムプロセッサとの排他制御を不要にす
ることができる。
さらに、命令ブロモッサ11は、割り込み要求受け付は
通知手段15が対応するシステムプロセッサにその受け
付は通知を行うことにより、各システムプロセッサ13
および命令プロセッサ11はそれぞれ独立した処理が可
能となり、入出力割り込み処理のオーバーヘッドを低減
することができる。
通知手段15が対応するシステムプロセッサにその受け
付は通知を行うことにより、各システムプロセッサ13
および命令プロセッサ11はそれぞれ独立した処理が可
能となり、入出力割り込み処理のオーバーヘッドを低減
することができる。
〔実施例]
以下、図面に基づいて本発明の実施例について詳細に説
明する。
明する。
第2図は、本発明方式を実現するシステム構成の一実施
例を示す図である。
例を示す図である。
図において、命令プロセッサ(IPUOlIPUl)2
1..21□、入出力装置22□、2212.22□3
.22,2、チャネルプロセッサ(CHOlCHI)2
3..23□、システムプロセッサ(SPUOlSPU
I)24+ 、24gおよびチャネルステータスバッフ
ァ25によるマルチプロセッサシステムの構成は、基本
的には従来と同様である。
1..21□、入出力装置22□、2212.22□3
.22,2、チャネルプロセッサ(CHOlCHI)2
3..23□、システムプロセッサ(SPUOlSPU
I)24+ 、24gおよびチャネルステータスバッフ
ァ25によるマルチプロセッサシステムの構成は、基本
的には従来と同様である。
本発明の特徴とするところは、本実施例では、命令プロ
セッサ21..21□とシステムプロセッサ24..2
4.相互間で入出力されるチャネルステータスが格納さ
れるチャネルステータスバッファ25の領域は、各命令
プロセッサ対応のIPUO固定領域およびIPUI固定
領域を設けた構成にある。なお、IPUO固定領域は、
各システムプロセッサ24..24□に対応する5PU
O要求領域25□および5PUI要求領域25.2から
構成される。また、IPUI固定領域は、同様に5pu
o要求領域25.1および5PUI要求領域25□2か
ら構成される。
セッサ21..21□とシステムプロセッサ24..2
4.相互間で入出力されるチャネルステータスが格納さ
れるチャネルステータスバッファ25の領域は、各命令
プロセッサ対応のIPUO固定領域およびIPUI固定
領域を設けた構成にある。なお、IPUO固定領域は、
各システムプロセッサ24..24□に対応する5PU
O要求領域25□および5PUI要求領域25.2から
構成される。また、IPUI固定領域は、同様に5pu
o要求領域25.1および5PUI要求領域25□2か
ら構成される。
チャネルプロセッサ23+ 、23tに設けられた終了
ステータスメモリ26は、システムプロセッサ24..
24□からそれぞれ直接リードできる終了ステータスの
格納用メモリである。
ステータスメモリ26は、システムプロセッサ24..
24□からそれぞれ直接リードできる終了ステータスの
格納用メモリである。
以下に、第2図および第3図を参照し、入出力装置12
21.の入出力動作の終了を命令プロセッサ211に通
知して処理を行わせる場合を例として、その入出力割り
込み処理手順について説明する。
21.の入出力動作の終了を命令プロセッサ211に通
知して処理を行わせる場合を例として、その入出力割り
込み処理手順について説明する。
入出力装置22゜は、入出力動作を終了するとチャネル
プロセッサ231に割り込み信号を発して通知する。チ
ャネルプロセッサ23.は、この通知に応じて入出力装
置22□から終了ステータスを直接読み取って終了ステ
ータスメモリ26に保持し、システムプロセッサ24.
に動作終了を通知する。
プロセッサ231に割り込み信号を発して通知する。チ
ャネルプロセッサ23.は、この通知に応じて入出力装
置22□から終了ステータスを直接読み取って終了ステ
ータスメモリ26に保持し、システムプロセッサ24.
に動作終了を通知する。
システムプロセッサ24.は、この通知に応じて、終了
ステータスメモリ26上に保持された終了ステータスを
直接リードして取り込み、チャネルステータスバッファ
25上め5PUO要求領域2511にこの終了ステータ
スを格納し、命令プロセッサ21+への割り込み要求を
発する。以後、システムプロセッサ24.は、通常状態
に復帰して他の処理を行う。
ステータスメモリ26上に保持された終了ステータスを
直接リードして取り込み、チャネルステータスバッファ
25上め5PUO要求領域2511にこの終了ステータ
スを格納し、命令プロセッサ21+への割り込み要求を
発する。以後、システムプロセッサ24.は、通常状態
に復帰して他の処理を行う。
一方、命令プロセッサ21+は、各システムプロセッサ
から発せられる割り込み要求を個々に保持し、順次5P
UO要求領域2511および5PU1要求領域25□を
サーチしてその要求の有無を認識している。
から発せられる割り込み要求を個々に保持し、順次5P
UO要求領域2511および5PU1要求領域25□を
サーチしてその要求の有無を認識している。
ここでは、5puoから5puo要求領域25,1に終
了ステータスが格納されているので、この領域より終了
ステータスを読み取り、命令プロセッサ211は、割り
込み要求を発したシステムプロセッサ24.に割り込み
受け付けを通知し、対応する割り込み処理を行う。
了ステータスが格納されているので、この領域より終了
ステータスを読み取り、命令プロセッサ211は、割り
込み要求を発したシステムプロセッサ24.に割り込み
受け付けを通知し、対応する割り込み処理を行う。
システムプロセッサ241は、この通知を確認後すると
、チャネルプロセッサ23.から他の割り込み要求が有
ればこれに応じることが可能な状態となる。
、チャネルプロセッサ23.から他の割り込み要求が有
ればこれに応じることが可能な状態となる。
したがって、本実施例によれば、従来、入出力割り込み
処理に伴って行われていたシステムプロセッサ相互間の
排他制御が不要となり、他のシステムプロセッサも、そ
れぞれの制御下にある入出力装置の割り込み要求に対応
して並行処理を行うことができる。また、命令プロセッ
サは、処理を停止せずに、個々のシステムプロセッサに
割り込み要求の受け付は通知を行うことができる。
処理に伴って行われていたシステムプロセッサ相互間の
排他制御が不要となり、他のシステムプロセッサも、そ
れぞれの制御下にある入出力装置の割り込み要求に対応
して並行処理を行うことができる。また、命令プロセッ
サは、処理を停止せずに、個々のシステムプロセッサに
割り込み要求の受け付は通知を行うことができる。
上述したように、本発明によれば、各システムプロセッ
サは、他のシステムプロセッサとの排他制御を行わずに
、並行してそれぞれの入出力割り込み処理を行うことが
できる。また、命令プロセッサは、処理を停止せずに個
々のシステムプロセッサに割り込み要求の受け付は通知
を行うと共に、その要求に応じた処理を逐次行うことが
できる。
サは、他のシステムプロセッサとの排他制御を行わずに
、並行してそれぞれの入出力割り込み処理を行うことが
できる。また、命令プロセッサは、処理を停止せずに個
々のシステムプロセッサに割り込み要求の受け付は通知
を行うと共に、その要求に応じた処理を逐次行うことが
できる。
したがって、入出力割り込み処理のオーバーヘッドが低
減されると共に、入出力割り込み処理が高速化されてシ
ステム性能の向上を図ることができる。
減されると共に、入出力割り込み処理が高速化されてシ
ステム性能の向上を図ることができる。
第1図は本発明の原理ブロック図、
第2図は本発明方式を実現するシステム構成の一実施例
を示す図、 第3図は本実施例における入出力割り込み処理手順を示
す図、 第4図はマルチプロセッサによる情報処理装置の構成例
を示す図、 第5図は従来の入出力割り込み処理手順を示す図である
。 図において、 11は命令プロセッサ、 12はチャネルプロセッサ、 I3はシステムプロセッサ、 14は入出力割り込み要求保持手段、 15は割り込み要求受け付は通知手段、16は終了ステ
ータス処理手段、 21、.21z、411.41□は命令プロセッサ(I
PUO,、IPUO)、 22、、.22.2.22□1.22□2.4211,
42+□、42□1.4222は入出力装置、 23、.23□、43I、43□はチャネルプロセッサ
(CHOlCHI)、 24、.24□、441.44□はシステムプロセッサ
(SPUO,5PL11)、 25.45はチャネルステータスバッファ、511.2
5□は5PUO要求領域、 512.25□2は5PUI要求領域、6は終了ステー
タスメモリ、 51はチャネルステータス固定領域、 5□はIPUO固定領域、 5、はIPUI固定領域である。 本発明の原理プロ ンク図 第 図
を示す図、 第3図は本実施例における入出力割り込み処理手順を示
す図、 第4図はマルチプロセッサによる情報処理装置の構成例
を示す図、 第5図は従来の入出力割り込み処理手順を示す図である
。 図において、 11は命令プロセッサ、 12はチャネルプロセッサ、 I3はシステムプロセッサ、 14は入出力割り込み要求保持手段、 15は割り込み要求受け付は通知手段、16は終了ステ
ータス処理手段、 21、.21z、411.41□は命令プロセッサ(I
PUO,、IPUO)、 22、、.22.2.22□1.22□2.4211,
42+□、42□1.4222は入出力装置、 23、.23□、43I、43□はチャネルプロセッサ
(CHOlCHI)、 24、.24□、441.44□はシステムプロセッサ
(SPUO,5PL11)、 25.45はチャネルステータスバッファ、511.2
5□は5PUO要求領域、 512.25□2は5PUI要求領域、6は終了ステー
タスメモリ、 51はチャネルステータス固定領域、 5□はIPUO固定領域、 5、はIPUI固定領域である。 本発明の原理プロ ンク図 第 図
Claims (1)
- (1)命令制御を行う複数の命令プロセッサ(11)と
、 入出力装置の制御を行い、各入出力装置の動作終了に伴
う終了ステータスをそれぞれ保持し、システムプロセッ
サ(13)に対し割り込み要求を行う手段を有する複数
のチャネルプロセッサ(12)と、 前記命令プロセッサ(11)およびチャネルプロセッサ
(12)を制御し、システム全体の制御を行う複数のシ
ステムプロセッサ(13)とを備え、前記命令プロセッ
サ(11)に対する入出力割り込み要求の処理を行うマ
ルチプロセッサ制御方式において、 前記各命令プロセッサ(11)は、前記各システムプロ
セッサ(13)に対応して各々の入出力割り込み要求情
報を保持する入出力割り込み要求保持手段(14)と、
この入出力割り込み要求の受け付けを対応するシステム
プロセッサ(13)に通知する割り込み要求受け付け通
知手段(15)とを備え、 前記システムプロセッサ(13)が前記チャネルプロセ
ッサ(12)内に保持される終了ステータスを前記チャ
ネルプロセッサ(12)を介さずに直接リードする手段
を有し、前記命令プロセッサ(11)からの割り込み要
求に対する受け付け通知が有る場合には前記終了ステー
タスをリードし、割り込み要求を上げる命令プロセッサ
に対応する前記入出力割り込み要求保持手段(14)に
その終了ステータスを格納する終了ステータス処理手段
(16)を備えた ことを特徴とするマルチプロセッサ制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2740090A JPH07120344B2 (ja) | 1990-02-07 | 1990-02-07 | マルチプロセッサ制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2740090A JPH07120344B2 (ja) | 1990-02-07 | 1990-02-07 | マルチプロセッサ制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03231350A true JPH03231350A (ja) | 1991-10-15 |
JPH07120344B2 JPH07120344B2 (ja) | 1995-12-20 |
Family
ID=12220017
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2740090A Expired - Fee Related JPH07120344B2 (ja) | 1990-02-07 | 1990-02-07 | マルチプロセッサ制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07120344B2 (ja) |
-
1990
- 1990-02-07 JP JP2740090A patent/JPH07120344B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH07120344B2 (ja) | 1995-12-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS60258671A (ja) | プロセツサ | |
JPS6356747A (ja) | デ−タ処理装置 | |
JPH03231350A (ja) | マルチプロセッサ制御装置 | |
JP2669911B2 (ja) | Dmaコントローラおよび情報処理システム | |
JPH064314A (ja) | タスク間同期通信装置 | |
JPH07104845B2 (ja) | 並列処理装置 | |
JPS58169661A (ja) | デ−タ処理システム | |
JPH09218859A (ja) | マルチプロセッサ制御システム | |
JPS5819094B2 (ja) | 優先ベクトル割込み装置 | |
JPS6145348A (ja) | バス優先権制御方式 | |
JPH02291039A (ja) | メモリ制御システム | |
JPH01106158A (ja) | プロセツサ間のデータ通信制御方式 | |
JPS6252900B2 (ja) | ||
JPH01302448A (ja) | 情報処理装置 | |
JPH0290331A (ja) | 仮想計算機システムのためのプロセツサ間通信命令処理装置 | |
JPH0424733B2 (ja) | ||
JPH0432952A (ja) | 割込み制御装置 | |
JPH03269752A (ja) | 情報処理システム及びそれに使用される入出力制御装置 | |
JPH0535507A (ja) | 中央処理装置 | |
JPS61264436A (ja) | デ−タ処理方式 | |
JPS61288232A (ja) | 出力命令制御方式 | |
JPS58205258A (ja) | デ−タ処理装置 | |
JPS61216069A (ja) | チヤネル制御方式 | |
JPS6160468B2 (ja) | ||
JPS62113257A (ja) | デ−タ転送回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |