JPH03230610A - 比較器 - Google Patents
比較器Info
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- JPH03230610A JPH03230610A JP2646490A JP2646490A JPH03230610A JP H03230610 A JPH03230610 A JP H03230610A JP 2646490 A JP2646490 A JP 2646490A JP 2646490 A JP2646490 A JP 2646490A JP H03230610 A JPH03230610 A JP H03230610A
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- Japan
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- transistors
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- transistor
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- Pending
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- 238000010586 diagram Methods 0.000 description 5
- 101150030723 RIR2 gene Proteins 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101150037263 PIP2 gene Proteins 0.000 description 1
- 101100262439 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBA2 gene Proteins 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路で構成された高速動作可能
な比較器に関するものである。
な比較器に関するものである。
第３図はよく知られたバイポーラ・トランジスタを用い
た比較器の回路図である。第３図において、バイポーラ
・トランジスタＴ１．Ｔ２はエミッタを共通にしてバイ
ポーラ・トランジスタＴ５のコレクタに接続されている
。負荷抵抗Ｒ１゜Ｒ２は、電源１０とバイポーラ・トラ
ンジスタＴ１．Ｔ２との間に接続される。差動入力端子
１１．１２は、それぞれバイポーラ・トランジスタＴＩ
、Ｔ２のベースに接続される。バイポーラ・トランジス
タＴ３．Ｔ４は、それぞれのベースが互いに他のバイポ
ーラ・トランジスタＴ４゜Ｔ３のコレクタに接続され、
さらに負荷抵抗ＲＩＲ２に接続され、さらにエミッタが
共通にバイポーラ・トランジスタＴ６のコレクタに接続
される。
た比較器の回路図である。第３図において、バイポーラ
・トランジスタＴ１．Ｔ２はエミッタを共通にしてバイ
ポーラ・トランジスタＴ５のコレクタに接続されている
。負荷抵抗Ｒ１゜Ｒ２は、電源１０とバイポーラ・トラ
ンジスタＴ１．Ｔ２との間に接続される。差動入力端子
１１．１２は、それぞれバイポーラ・トランジスタＴＩ
、Ｔ２のベースに接続される。バイポーラ・トランジス
タＴ３．Ｔ４は、それぞれのベースが互いに他のバイポ
ーラ・トランジスタＴ４゜Ｔ３のコレクタに接続され、
さらに負荷抵抗ＲＩＲ２に接続され、さらにエミッタが
共通にバイポーラ・トランジスタＴ６のコレクタに接続
される。
バイポーラ・トランジスタＴ５．Ｔ６のエミッタは共通
に電流源■１に接続され、各々のベースには相補なＵＳ
信号が与えられる！１ＩＩＩＩＩ端子１５゜１６が接続
される。
に電流源■１に接続され、各々のベースには相補なＵＳ
信号が与えられる！１ＩＩＩＩＩ端子１５゜１６が接続
される。
以上のように構成された従来の比較器において、人力信
号は対となったバイポーラ・トランジスタＴ１．Ｔ２で
増幅され、出力電圧が負荷抵抗ＲＩＲ２に現れる。バイ
ポーラ・トランジスタＴ３゜Ｔ４は、互いに正帰還とな
るように接続されているために、負荷抵抗Ｒ１，Ｒ２に
かかる電圧の大小関係を増幅保持する。さらに、バイポ
ーラ・トランジスタＴ５．Ｔ６は、バイポーラ・トラン
ジスタＴ１．Ｔ２による増幅動作とバイポーラ・トラン
ジスタＴ３．Ｔ４による保持動作とのいずれかの動作を
選ぶものであり、それぞれのバイポーラ・トランジスタ
Ｔ５．Ｔ６のいずれにｉｔを流すかで制御する。
号は対となったバイポーラ・トランジスタＴ１．Ｔ２で
増幅され、出力電圧が負荷抵抗ＲＩＲ２に現れる。バイ
ポーラ・トランジスタＴ３゜Ｔ４は、互いに正帰還とな
るように接続されているために、負荷抵抗Ｒ１，Ｒ２に
かかる電圧の大小関係を増幅保持する。さらに、バイポ
ーラ・トランジスタＴ５．Ｔ６は、バイポーラ・トラン
ジスタＴ１．Ｔ２による増幅動作とバイポーラ・トラン
ジスタＴ３．Ｔ４による保持動作とのいずれかの動作を
選ぶものであり、それぞれのバイポーラ・トランジスタ
Ｔ５．Ｔ６のいずれにｉｔを流すかで制御する。
しかしながら、上記のような構成では、比較器を構成す
るためのトランジスタ数が多く、また動作切り替えのた
めにバイポーラ・トランジスタＴＩ、Ｔ２の経路とバイ
ポーラ・トランジスタＴ３．Ｔ４の経路とに電流を切り
替えるので、差動入力端子１１．１２にスイッチング・
ノイズがのってしまい、高精度な比較が困難であった。
るためのトランジスタ数が多く、また動作切り替えのた
めにバイポーラ・トランジスタＴＩ、Ｔ２の経路とバイ
ポーラ・トランジスタＴ３．Ｔ４の経路とに電流を切り
替えるので、差動入力端子１１．１２にスイッチング・
ノイズがのってしまい、高精度な比較が困難であった。
この発明の目的は、高精度で高速でかつ構成の簡単な比
較器を提供することである。
較器を提供することである。
この発明の比較器は、第１および第２のバイポーラ・ト
ランジスタのエミッタを共通に接続し、前記第１および
第２のバイポーラ・トランジスタのベースに差動入力端
子を接続し、前記第１および第２のバイポーラ・トラン
ジスタのコレクタを第１および第２のＭＯＳトランジス
タのソースドレインを介して各々ｉｔ源に接続し、前記
第１および第２のＭＯＳ トランジスタのゲートを互い
に他のＭＯＳトランジスタのドレインに接続し、前記第
１および第２のＭＯＳトランジスタのドレイン間を第３
のＭＯＳトランジスタで接続している。
ランジスタのエミッタを共通に接続し、前記第１および
第２のバイポーラ・トランジスタのベースに差動入力端
子を接続し、前記第１および第２のバイポーラ・トラン
ジスタのコレクタを第１および第２のＭＯＳトランジス
タのソースドレインを介して各々ｉｔ源に接続し、前記
第１および第２のＭＯＳ トランジスタのゲートを互い
に他のＭＯＳトランジスタのドレインに接続し、前記第
１および第２のＭＯＳトランジスタのドレイン間を第３
のＭＯＳトランジスタで接続している。
以上のように構成された比較器では、第１および第２の
バイポーラ・トランジスタで入力電圧を増幅し、正帰還
をかけあった第１および第２のＭＯＳトランジスタでさ
らに増幅保持している。また、第１および第２のＭＯＳ
トランジスタのドレイン間を接続する第３のＭＯＳトラ
ンジスタによって保持状態を解除し、新たに入力電圧を
比較する。
バイポーラ・トランジスタで入力電圧を増幅し、正帰還
をかけあった第１および第２のＭＯＳトランジスタでさ
らに増幅保持している。また、第１および第２のＭＯＳ
トランジスタのドレイン間を接続する第３のＭＯＳトラ
ンジスタによって保持状態を解除し、新たに入力電圧を
比較する。
第１図はこの発明の第１の実施例の比較器の構成を示す
ものである。第１図において、Ｔ１およびＴ２は、差動
対をなすバイポーラ・トランジスタ（第１および第２の
バイポーラ・トランジスタ）であり、エミッタを共通に
して電流源■１に接続される。１１および１２は、差動
入力端子であり、それぞれバイポーラ・トランジスタＴ
１．Ｔ２のベースに接続される。ＰｌおよびＲ２は、Ｐ
チャネルＭＯ３トランジスタ（第１および第２のＭＯＳ
トランジスタ）であり、ゲートが互いに他方のＭＯＳト
ランジスタのドレインに接続されるとともに各々のソー
ス・ドレイン間が電源１０とバイポーラ・トランジスタ
ＴＩ、Ｔ２のコレクタにそれぞれ接続される。これらバ
イポーラ・トランジスタＴＩ、Ｔ２のコレクタ間、つま
りＰチャネルＭＯ５トランジスタＰＩ、Ｐ２のドレイン
間に、ＮチャネルＭＯＳトランジスタＮｌ（第３のＭＯ
Ｓトランジスタ）のソース・ドレインが接続される。１
３は制御端子であり、ＮチャネルＭＯＳトランジスタＮ
１のゲートに接続される。
ものである。第１図において、Ｔ１およびＴ２は、差動
対をなすバイポーラ・トランジスタ（第１および第２の
バイポーラ・トランジスタ）であり、エミッタを共通に
して電流源■１に接続される。１１および１２は、差動
入力端子であり、それぞれバイポーラ・トランジスタＴ
１．Ｔ２のベースに接続される。ＰｌおよびＲ２は、Ｐ
チャネルＭＯ３トランジスタ（第１および第２のＭＯＳ
トランジスタ）であり、ゲートが互いに他方のＭＯＳト
ランジスタのドレインに接続されるとともに各々のソー
ス・ドレイン間が電源１０とバイポーラ・トランジスタ
ＴＩ、Ｔ２のコレクタにそれぞれ接続される。これらバ
イポーラ・トランジスタＴＩ、Ｔ２のコレクタ間、つま
りＰチャネルＭＯ５トランジスタＰＩ、Ｐ２のドレイン
間に、ＮチャネルＭＯＳトランジスタＮｌ（第３のＭＯ
Ｓトランジスタ）のソース・ドレインが接続される。１
３は制御端子であり、ＮチャネルＭＯＳトランジスタＮ
１のゲートに接続される。
以上のように構成されたこの実施例の比較器について、
以下その動作を説明する。
以下その動作を説明する。
差動入力端子１１の電位が差動入力端子１２の電位より
も高いときにバイポーラ・トランジスタＴ１が導通しコ
レクタの電位を下げる。この結果、ＰチャネルＭＯ３ト
ランジスタＰ２のゲート電位が下がるので、ソース・ド
レイン間の抵抗が小さくなり、ＰチャネルＭＯ３Ｉ−ラ
ンジスタＰ１のゲート電位を高くする。このため、Ｐチ
ャネルＭＯＳトランジスタＰ１のソース・ドレイン間の
抵抗が大きくなり、ＰチャネルＭＯ３トランジスタＰ２
のゲート電位をさらに低くする。
も高いときにバイポーラ・トランジスタＴ１が導通しコ
レクタの電位を下げる。この結果、ＰチャネルＭＯ３ト
ランジスタＰ２のゲート電位が下がるので、ソース・ド
レイン間の抵抗が小さくなり、ＰチャネルＭＯ３Ｉ−ラ
ンジスタＰ１のゲート電位を高くする。このため、Ｐチ
ャネルＭＯＳトランジスタＰ１のソース・ドレイン間の
抵抗が大きくなり、ＰチャネルＭＯ３トランジスタＰ２
のゲート電位をさらに低くする。
このように、２個のＰチャネルＭＯ３トランジスタＰｌ
、Ｐ２の間で正帰還がかかるので、ある時点での大小関
係を保持できる。また、入力電圧の差が小さいときにも
高速な比較ができる。
、Ｐ２の間で正帰還がかかるので、ある時点での大小関
係を保持できる。また、入力電圧の差が小さいときにも
高速な比較ができる。
一方、ＮチャネルＭＯＳトランジスタＮ１を導通させる
ことでＰチャネルＭＯ３トランジスタＰＩ、Ｐ２による
大小関係の保持を解除でき、新たな比較の１！備に入る
。
ことでＰチャネルＭＯ３トランジスタＰＩ、Ｐ２による
大小関係の保持を解除でき、新たな比較の１！備に入る
。
この際、ＮチャネルＭＯＳトランジスタＮｌのゲートと
ソース・ドレインの間はＮチャネルＭＯＳトランジスタ
Ｎｌのしきい値電圧ＶＴを大きく超えることは無く、Ｎ
チャネルＭＯＳトランジスタＮｌのソース・ドレインの
電位、つまりバイポーラ・トランジスタＴ１．Ｔ２のコ
レクタ電位がＮチャネルＭＯＳトランジスタＮ１のゲー
ト電位よりしきい値電圧ＶＴ程度低いだけの電圧に保持
されるので、ＮチャネルＭＯＳトランジスタＮｌのゲー
ト電位を適切に与えることにより、バイポーラ・トラン
ジスタＴ１．Ｔ２のコレクタ電位が不必要に下がりすぎ
るのを防ぐことができ、出力振幅を制御できる。
ソース・ドレインの間はＮチャネルＭＯＳトランジスタ
Ｎｌのしきい値電圧ＶＴを大きく超えることは無く、Ｎ
チャネルＭＯＳトランジスタＮｌのソース・ドレインの
電位、つまりバイポーラ・トランジスタＴ１．Ｔ２のコ
レクタ電位がＮチャネルＭＯＳトランジスタＮ１のゲー
ト電位よりしきい値電圧ＶＴ程度低いだけの電圧に保持
されるので、ＮチャネルＭＯＳトランジスタＮｌのゲー
ト電位を適切に与えることにより、バイポーラ・トラン
ジスタＴ１．Ｔ２のコレクタ電位が不必要に下がりすぎ
るのを防ぐことができ、出力振幅を制御できる。
さらに、バイポーラ・トランジスタＴ１．Ｔ２のエミッ
タ電流を断続することがないため、差動入力端子１１．
１２にスイッチング・ノイズがのらず、高精度な比較を
行うことができる。
タ電流を断続することがないため、差動入力端子１１．
１２にスイッチング・ノイズがのらず、高精度な比較を
行うことができる。
第２図はこの発明の第２の実施例の比較器の構成を示す
ものである。この実施例では、ＰチャネルＭＯＳトラン
ジスタＰｉ、Ｐ２と並列に他のＰチャネルＭＯ３トラン
ジスタＰ３．Ｐ４を接続し、それらのゲートに制’ａＴ
１位を与えることで、前記実施例と同様に比較・保持の
動作を制御するようにしている。また、第２図に示すよ
うにバイポーラ・トランジスタＴ１．Ｔ２は、バイアス
端子１４に定電圧を印加することによりゲート電位を固
定した他のＮチャネルＭＯＳトランジスタＮ２゜Ｎ３の
ソース・ドレインを介して、ＰチャネルＭＯＳトランジ
スタＰ１．Ｐ２のドレインに接続することによって、コ
レクタ電位が下がりすぎるのを防いでいる。
ものである。この実施例では、ＰチャネルＭＯＳトラン
ジスタＰｉ、Ｐ２と並列に他のＰチャネルＭＯ３トラン
ジスタＰ３．Ｐ４を接続し、それらのゲートに制’ａＴ
１位を与えることで、前記実施例と同様に比較・保持の
動作を制御するようにしている。また、第２図に示すよ
うにバイポーラ・トランジスタＴ１．Ｔ２は、バイアス
端子１４に定電圧を印加することによりゲート電位を固
定した他のＮチャネルＭＯＳトランジスタＮ２゜Ｎ３の
ソース・ドレインを介して、ＰチャネルＭＯＳトランジ
スタＰ１．Ｐ２のドレインに接続することによって、コ
レクタ電位が下がりすぎるのを防いでいる。
上記のＰチャネルＭＯ３トランジスタＰＩＰ２と並列に
接続されたＰチャネルＭＯ３トランジスタＰ３．Ｐ４は
、回路的に見れば、１ｉａｉ。
接続されたＰチャネルＭＯ３トランジスタＰ３．Ｐ４は
、回路的に見れば、１ｉａｉ。
の入力端子を通して直列接続されていて、ＰチャネルＭ
ｏＳトランジスタＰｌ、Ｐ２の両ドレイン間を接続する
構成となっており、第１図の実施例におけるＮチャネル
ＭＯＳトランジスタＮ１と同様に特許請求の範囲でいう
第３のＭＯＳトランジスタに相当する。
ｏＳトランジスタＰｌ、Ｐ２の両ドレイン間を接続する
構成となっており、第１図の実施例におけるＮチャネル
ＭＯＳトランジスタＮ１と同様に特許請求の範囲でいう
第３のＭＯＳトランジスタに相当する。
その他の作用効果については第１図の実施例と同様であ
る。
る。
なお、Ｐ型とＮ型をすべて相補にすることでも同様の動
作が得られる。
作が得られる。
〔発明の効果〕
この発明の比較器によれば、対をなす第１および第２の
バイポーラトランジスタに各々第１および第２のＭＯＳ
トランジスタを直列接続し、第１および第２のＭＯＳト
ランジスタのドレイン間を第３のＭＯＳトランジスタで
接続し、第１および第２のＭＯ３Ｉ−ランジスタを正帰
還がかかるように接続したので、トランジスタ数が少な
く、比較動作と保護動作で電流経路の切り替えが行われ
ず、スイッチングノイズがのることはなく、簡単な構成
で高精度で高速な比較を行うことができる。
バイポーラトランジスタに各々第１および第２のＭＯＳ
トランジスタを直列接続し、第１および第２のＭＯＳト
ランジスタのドレイン間を第３のＭＯＳトランジスタで
接続し、第１および第２のＭＯ３Ｉ−ランジスタを正帰
還がかかるように接続したので、トランジスタ数が少な
く、比較動作と保護動作で電流経路の切り替えが行われ
ず、スイッチングノイズがのることはなく、簡単な構成
で高精度で高速な比較を行うことができる。
第１図はこの発明の第１の実施例の比較器の構成を示す
回路図、第２図はこの発明の第２の実施例の比較器の構
成を示す回路図、第３図は従来の比較器の回路図である
。 １１．１２・・・入力端子、１３・・・制御端子、Ｔｌ
。 Ｔ２・・・バイポーラ・トランジスタ、ＰＬ、Ｐ２Ｐ３
．Ｐ４・・・ＰチャネルＭｏＳトランジスタ、Ｎｌ、Ｎ
２．Ｎ３・・・ＮチャネルＭＯＳトランジスタ、＋１・
・・電流源 第 図 第 ！’＝１ 第 図
回路図、第２図はこの発明の第２の実施例の比較器の構
成を示す回路図、第３図は従来の比較器の回路図である
。 １１．１２・・・入力端子、１３・・・制御端子、Ｔｌ
。 Ｔ２・・・バイポーラ・トランジスタ、ＰＬ、Ｐ２Ｐ３
．Ｐ４・・・ＰチャネルＭｏＳトランジスタ、Ｎｌ、Ｎ
２．Ｎ３・・・ＮチャネルＭＯＳトランジスタ、＋１・
・・電流源 第 図 第 ！’＝１ 第 図
Claims (1)
- 第１および第２のバイポーラ・トランジスタのエミッタ
を共通に接続し、前記第１および第２のバイポーラ・ト
ランジスタのベースに差動入力端子をそれぞれ接続し、
前記第１および第２のバイポーラ・トランジスタのコレ
クタを第１および第２のＭＯＳトランジスタのソース・
ドレイン間を介して各々電源に接続し、前記第１および
第２のＭＯＳトランジスタのゲートを互いに他のＭＯＳ
トランジスタのドレインに接続し、前記第１および第２
のＭＯＳトランジスタのドレイン間を第３のＭＯＳトラ
ンジスタで接続したことを特徴とする比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2646490A JPH03230610A (ja) | 1990-02-05 | 1990-02-05 | 比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2646490A JPH03230610A (ja) | 1990-02-05 | 1990-02-05 | 比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03230610A true JPH03230610A (ja) | 1991-10-14 |
Family
ID=12194240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2646490A Pending JPH03230610A (ja) | 1990-02-05 | 1990-02-05 | 比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03230610A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218872A (ja) * | 1992-01-20 | 1993-08-27 | Nec Corp | コンパレータ回路とその駆動方法 |
| JP2012055003A (ja) * | 2005-06-29 | 2012-03-15 | Toshiba Corp | 半導体集積回路装置 |
-
1990
- 1990-02-05 JP JP2646490A patent/JPH03230610A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218872A (ja) * | 1992-01-20 | 1993-08-27 | Nec Corp | コンパレータ回路とその駆動方法 |
| JP2012055003A (ja) * | 2005-06-29 | 2012-03-15 | Toshiba Corp | 半導体集積回路装置 |
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