JPH02110717A - トランジスタのベース電流補償回路 - Google Patents

トランジスタのベース電流補償回路

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JPH02110717A
JPH02110717A JP1175786A JP17578689A JPH02110717A JP H02110717 A JPH02110717 A JP H02110717A JP 1175786 A JP1175786 A JP 1175786A JP 17578689 A JP17578689 A JP 17578689A JP H02110717 A JPH02110717 A JP H02110717A
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オットー・ハインリッヒ・シャード，ジュニア
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    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は電源回路から導かれた負荷電流を補償して、電
源回路の負荷印加（ローディング）を制限するようにし
たシステムに関し、特に、基準電圧発生回路を構成する
バイポーラ・トランジスタの負荷印加の効果を実効的に
相殺して該回路の精度を高めるようにしたシステムに関
する。
［従来の技術及びその課題］ 米国特許第４．２６３．５１９号は複数の電圧基準回路
について開示しており、この回路はそれぞれが、相補形
金属酸化物シリコン半導体（ＣＭＯ８）集積回路のドレ
イン領域、Ｐ型ウェル及びモノリシック基板によって形
成された寄生バイボラ・トランジスタを使用している。
ここで、第１図は、前記米国特許第４，２６３，５１９
号の第５図の回路構成を再現して示したものである。
出力端子７０に現われる電圧ＥＲは比較的正確な基準電
圧である。また端子６９及び３０間にはバンドギャップ
電圧（ＥＢｏ）が現われる。抵抗６１が抵抗６２と等し
い場合、Ｅ　　−２ＥＢｏとなる。
第１図の回路動作は周知であり、ここで参照した前記米
国特許第４，２６３．５１９号に詳しく説明されている
。回路用途によっては、この回路で実現可能な精度より
一層高い精度を要求するものもある。この回路の精度上
の一限定因子は、トランジスタ３１及び３２を駆動する
のに、ベース電流がノード６９から導かれることにある
。このベス電流は、たとえ抵抗６１を通して流れる電流
のほんの一部分であっても、出力端子７０に現われる電
圧の精度に制限を与える。用途によっては、基準電圧の
所要精度が前記米国特許出願４，２６３．５１９号の回
路構成によって達成できる精度を相当上回っている。
米国特許節３，５５１，８３２号は、相補形バイポーラ
回路について開示しており、該回路は電源回路から導か
れた負荷ベース電流に等しい電流を発生する。発生され
た電流は電源回路に帰還されて、前記回路が電源回路か
ら本質的に電流を引き込まないようにする。従って、実
効的に電源回路の負荷印加は存在せず、このためその出
力電圧は高精度範囲内に保持することができる。この米
国特許節３５５，８３２号に記載の発明の回路の一必須
構成要件は、トランジスタのコレクタを分離して構成す
ることである。ＣＭＯＳトランジスタが作られるシリコ
ン・チップは、全てのコレクタが共通になっている、一
般にはチップの基板の一部分で構成されている寄生バイ
ポーラ・トランジスタを固有に含んでいる。従って、上
記の回路では分離式コレクタを有するバイポーラ・トラ
ンジスタが必要とされるため、該回路はこの種のチップ
の中に作るのは容易でない。分離式コレクタを有するＣ
ＭＯ８トランジスタ及びバイポーラ・トランジスタを含
むチップは製造が一層複雑となり、このため、固有の寄
生バイポーラφトランジスタを使用する場合に比して一
般にコスト高になる。
従って、ＣＭＯ３集積回路を構成する寄生バイポーラ・
トランジスタ及び通常形電界効果トランジスタ（ＦＥＴ
）を使用して構成することができ、これにより前述した
ような基準電圧発生回路の所要ベース駆動を補償するよ
うにした回路を実現することが望ましい。
［課題を解決するための手段及び作用］本発明は、好ま
しい態様において、ベース電流要求条件が電圧発生器の
精度に制限を与える、バイポーラ・トランジスタのよう
な負荷要素を備えるか又はこれを駆動する電圧発生器（
例えば、前述したバンドギャップ基準電圧発生器）に接
続可能な電流補償回路について開示する。補償回路は所
要ベース電流を供給できるように構成され、これによっ
て電圧発生器の精度を高める。また補償回路は、寄生バ
イポーラ・トランジスタを使用してＣＭＯ８集積回路チ
ップ上に作ることが好ましい。
一態様において、補償回路は、２つの入力端子及び１つ
の出力端子を有する演算増幅器と、１つの入力端子及び
２つの出力端子を有する電流ミラー回路と、負荷要素と
を備えている。演算増幅器の出力端子は電流ミラー回路
の入力端子に接続されている。また電流ミラー回路の第
１の出力端子は、演算増幅器の第２の入力端子及び負荷
要素に接続されている。更に電流ミラー回路の第２の出
力端子は演算増幅器の第１の入力端子に接続されている
。
別の態様において、補償回路は、第１の負荷要素と、第
１及び第２の入力端子、並びに出力端子を有し、出力端
子が第２の入力端子に接続されて、第２の入力端子に、
第１の入力端子に加えられる電位レベルと本質的に同一
の電位レベルを発生するようにした第１の回路手段と、
第１の回路手段の第１及び第２の入力端子に接続されて
、第１の負荷要素によって引き込まれる電流を検知する
と共に、第１の回路手段の第１の入力端子に接続された
ノードに流入する電流と本質的に等しい電流を発生する
ようにした第２の回路手段とを備えている。
本発明は以下の添付図面を参照した説明からよりよく理
解されよう。
［実施例の説明］ 第２図を参照すると、本発明によれば、基準電圧発生回
路１００は、第１破線で囲んで示した基準電圧発生器１
０２と、第２の破線で囲んだ電流補償回路１０４とを備
えた電流補償器１００を有している。基準電圧発生器１
０２は、第１図で示した従来の基準電圧発生回路と同じ
構成である。
なお、この回路１０２の構成部品及び端子についての参
照番号には、第１図に示した従来回路の構成部品及び端
子に付した参照番号を１０倍したものを使用している。
基準電圧発生器１０２の精度に対する１つの制限は、Ｎ
ＰＮトランジスタ３１０及び３２０をバイアスするのに
必要なベース電流がノード６９０を介して抵抗６１０か
ら導かれることにある。即ち、トランジスタ３１０及び
３２０双方のベース電流は、これらのトランジスタのバ
イアス及び温度に応じて変わる。トランジスタ３１０並
びに抵抗３４０及び３６０、さらにトランジスタ３２０
及び抵抗３５０は、負荷要素と呼ぶことができる。以下
の説明から明らかとなるように、電流補償回路１０４は
電流を発生して、この電流をノード６９０に供給する。
この電流はノード６９０からトランジスタ３１０及び３
２０のベースに流入するベース電流と実質的に同一であ
る。通常ノード６９０を通って抵抗６１０から供給され
るベース電流は、代りに電流補償回路１０４によって供
給されており、このため抵抗６１０を通る全電流は本質
的にそのまま抵抗６２０を通って流れる。この作用によ
って、基準電圧発生回路１０２の端子７００に現われる
出力電圧ＥＲ６の精度は、典型的には１桁以上改善され
る。
電流補償回路１０４は、二人力演算増幅器１１２、電流
ミラー回路１１８、ＮＰＮトランジスタ１２０及び抵抗
１２４を備えている。演算増幅器１１２は第１の回路手
段と呼ぶことができる。また、電流ミラー回路１１８は
第２の回路手段と呼ぶことができ、トランジスタ１２０
及び抵抗器１２４は負荷要素又は擬似負荷要素と呼ぶこ
とができる。ノード６９０は、演算増幅器１１２正入力
端子、及び電流ミラー回路１１８の第２の（スレイブ）
出力端子に接続されている。演算増幅器１１２の負入力
端子は、電流ミラー回路１１８の第１の（マスター）出
力端子、トランジスタ１２０のベース、及びノード１１
６に接続されている。
演算増幅器１１２の出力端子は、電流ミラー回路１１８
の入力端子（一般に共通端子と呼ばれる）、及びノード
１１４に接続されている。トランジスり１２０のエミッ
タはノード１２２及び抵抗１２４の第１の端子に接続さ
れている。トランジスタ１２０のコレクタは正電圧子Ｖ
Ｏが現われる端子２００に接続されている。また、抵抗
１２４の第２の端子は、アースとして示した基準電位の
端子３００に接続されている。
演算増幅器１１２の出力端子から電流ミラー回路１１８
を通して、演算増幅器１１２の負入力端子及びトランジ
スタ１２０のベースに至る電気径路によって、ノード１
１−６がノード６９０と実効的に同一電位になる。また
、トランジスタ１２０はトランジスタ３１０及び３２０
と同等物に設計され、抵抗１２４は抵抗３４０，３６０
及び３５０と同等物となるように設計されている。同一
電力が加えられてトランジスタ３１０，３２０及び１２
０に同一ベース電圧が印加されると、トランジスタ３１
０及び３２０双方に流入する全ベース電流と同量のベー
ス電流がトランジスタ１２０のベースに流入する。電流
ミラー回路１１８は、（ノード１１６を通して）トラン
ジスタ１２０のベースに流入する電流に等しい電流を、
（ノード６９０を通して）トランジスタ３１０及び３２
０のベースに流入させるために発生するように機能する
。このため、ノード６９０を通ってトランジスタ３１０
及び３２０のベース電流として流れる電流は、抵抗６１
０から供給される代わりに、電流補償回路１０４から供
給される。従って、回路１０４はトランジスタ３１０及
び３２０に対する全ベース電流を供給し、このため抵抗
６１０を通して流れる全電流はそのまま抵抗６２０に流
れる。
この作用によって、基準電圧発生器１０２の出力端子７
００に現われる電圧ＥＲｏの精度は、典型的には１桁以
上改善される。
次に第３図を参照すると、電流補償回路１０４の好まし
い実施例が示されており、これは破線１１２ａで囲んで
示した演算増幅器回路１１２と、別の矩形の破線１１８
ａで囲んだ電流ミラー回路１１８とを備えている。
演算増幅器１１２は電界効果トランジスタ（ＦＥＴ）１
２５，１２６．１２８及び１３０．並びにＮＰＮバイポ
ーラ・トランジスタ１３２及び抵抗１３８を備えている
。一方、電流ミラー回路１１８はＦＥＴ１３４及び１３
６を備えている。好ましい実施例では、ＦＥＴ１２４及
び１２６は共にＮチャネル金属酸化物シリコン半導体（
ＭＯＳ）ＦＥＴで構成され、またＦＥＴ１２ｇ、１３０
゜１３４及び１３６は全てＰチャネルＭＯ８ＦＥＴで構
成される。ＦＥＴ１２５のゲートは、ＦＥＴ１３６のソ
ース及びノード６９０に接続されている。ＦＥＴ１２５
及び１２６のソースは、ノード１４４を通して抵抗１３
８の第１の端子に接続されている。抵抗１３８及び１２
４の第２の端子は、アース電位の端子３００に接続され
ている。
ＦＥＴ１２８及び１３０のソース、並びにトランジスタ
１２０および１３２のコレクタは共に、正電圧子■０の
端子２００に接続されている。ＦＥＴ１２５のドレイン
は、ノード１４０を通してＦＥＴ１２８及び１３０のゲ
ート、並びにＦＥＴＩ２８のドレインに接続されている
。ＦＥＴ１２６のドレインは、ノード１４２を通してＦ
ＥＴ１３０のドレイン及びトランジスタ１３２のベース
に接続されている。トランジスタ１３２のエミッタは、
ノード１１４を通してＦＥＴ１３４及び１３６のソース
に接続されている。またＦＥＴＩ　２６゜１３４及び１
３６のゲートは、ノード１１６を通してトランジスタ１
２０のベースに接続されている。更にトランジスタ１２
０のエミッタは、ノード１２２を通して抵抗１２４の一
方の端子に接続されている。
ＦＥＴ１３４及び１３６は、電流ミラー回路１１８のマ
スタ一部及びスレイブ部としてそれぞれ機能する。ＦＥ
Ｔ１３４を通して流れる電流が複製されて、ＦＥＴ１３
６を通って流れる。このため、トランジスタ１２０のベ
ースに流入する電流は、ＦＥＴ１３６からノード６９０
に流入する電流と本質的に等しい。ＦＥＴ１２５及び１
２６はその構造の特性により入力インピーダンスが大き
いので、ＦＥＴ１２５及び１２６のゲートを介してノー
ド６９０及び１１６からそれぞれ電流が引き込まれるこ
とはない。トランジスタ１２０はトランジスタ３１０及
び３２０と同等物であり、並びに抵抗１２４は抵抗３４
０，３６０及び３５０と同等物であり、かつ電源電圧、
即ちアース電位及び正電位子ｖＯが等しく加えられるこ
とから、トランジスタ１２０のベースに流入する電流は
、トランジスタ３１０及び３２０のベースに流入する全
電流と本質的に等しい。このことを考慮すると、トラン
ジスタ３１０及び３２０をバイアスするのに必要な電流
が、電流補償回路１０４によって供給されることが明ら
かである。このため、抵抗６１０を通して流れる電流が
そのまま抵抗δ２０を流れ、従って基準電圧発生回路１
０２の精度が高められる。
以上説明した実施例は、本発明の原理を例示したものに
過ぎないということが了承されよう。即ち、本発明の範
囲内で種々の修正及び変更を行うことができる。例えば
、演算増幅器１１２及び電流ミラー回路１１８に使用さ
れる回路構成は、これらの回路要素が果す基本機能を維
持する限り、修正するか又は完全に変更することができ
る。更にまた、基準電圧発生回路の負荷要素が修正され
れば、トランジスタ１２０及び抵抗１２４の組合せが修
正されよう。
【図面の簡単な説明】
第１図は従来の基準電圧発生器を概略的に示す回路図、
第２図は本発明による電流補償回路を備えた基準電圧発
生回路を概略的に示す回路図、第３図は第２図の電流補
償回路の好ましい実施例を示す回路図である。 １００：電流補償回路を備えた基準電圧発生回路、１０
２：基準電圧発生器、１０４：電流補償回路、１１２，
３３０：演算増幅器、１１６：ノード、１１８：電流ミ
ラー回路、１２０，３１０゜３２０：ＮＰＮトランジス
タ。

Claims (1)

  1. 【特許請求の範囲】 １、第１及び第２の入力端子、並びに出力端子を有する
    演算増幅器と、 前記演算増幅器の前記出力端子に接続された入力端子、
    前記演算増幅器の前記第２の入力端子及び第１の負荷要
    素に接続された第１の出力端子、及び前記演算増幅器の
    前記第１の入力端子に接続された第２の出力端子を有す
    る電流ミラー回路と、を備えることを特徴とする回路。 ２、前記演算増幅器の前記第１の入力端子が、前記第１
    の負荷要素と電気的に同等物であると共に電源回路の一
    部を成すか又はこの電源回路によって駆動される第２の
    負荷要素に接続可能である請求項１記載の回路。 ３、前記第１及び第２の負荷要素がバイポーラ・トラン
    シジスタ及び抵抗の組合せで構成されている請求項２記
    載の回路。 ４、前記演算増幅器が電界効果トランジスタで構成され
    ている請求項３記載の回路。 ５、前記演算増幅回路がバイポーラ・トランジスタを更
    に備えている請求項４記載の回路。 ６、前記電界効果トランジスタが金属酸化物シリコン半
    導体（ＭＯＳ）トランジスタで構成され、かつ前記第１
    及び第２の負荷要素の各々が少なくとも１つのＮＰＮバ
    イポーラ・トランジスタを備えている請求項５記載の回
    路。 ７、全ての前記トランジスタが単一集積回路チップ中に
    作られていて、前記ＮＰＮトランジスタの全てが共通の
    コレクタを有している請求項６記載の回路。 ８、前記電源回路が前記集積回路チップ上に形成されて
    いると共に、前記ＮＰＮトランジスタのコレクタと共通
    のコレクタを有するＮＰＮトランジスタを備えている請
    求項７記載の回路。 ９、電源回路の一部を成すか又はこの電源回路によって
    駆動される第１の負荷要素に接続可能であって、この第
    １の負荷回路に電流を供給するための回路において、 第１図及び第２の入力端子、並びに出力端子を有する演
    算増幅器と、 前記演算増幅器の前記出力端子に接続された入力端子、
    前記演算増幅器の前記第２の入力端子及び第２の負荷要
    素に接続された第１の出力端子、及び前記演算増幅器の
    前記第１の入力端子に接続された第２の出力端子を有す
    る電流ミラー回路と、を備え、 前記第１及び第２の負荷要素とが電気的に同等物である
    ことを特徴とする回路。 １０、第１及び第２のＮＰＮトランジスタと、第１、第
    ２、第３、第４及び第５の抵抗と、第１及び第２の入力
    端子、並びに出力端子を有する第１の演算増幅器とで構
    された基準電圧発生器を備え、 前記第１及び第２のトランジスタのベースが前記第１及
    び第２の抵抗の第１の端子に接続され、前記第１のトラ
    ンジスタのエミッタが前記第３の抵抗の第１の端子及び
    前記第１の演算増幅器の前記第１の入力端子に接続され
    、 前記第２のトランジスタのエミッタが前記第４の抵抗の
    第１の端子に接続され、 前記第４の抵抗の第２の端子が前記第５の抵抗の第１の
    端子及び前記第１の演算増幅器の前記第２の入力端子に
    接続され、 前記第１の演算増幅器の前記出力端子が前記第１の抵抗
    の第２の端子に接続され、 さらに、第１及び第２の入力端子、並びに出力端子を有
    する第２の演算増幅器と、入力端子、並びに第１及び第
    ２の出力端子を有する電流ミラー回路と、第３のＮＰＮ
    トランジスタと、第６の抵抗とで構成され、前記第１及
    び第２のトランジスタの前記ベースに接続された電流補
    償回路を備え、前記第２の演算増幅器の前記出力端子が
    前記電流ミラー回路の前記入力端子に接続され、 前記電流ミラー回路の前記第１の出力端子が前記第２の
    演算増幅器の前記第２の入力端子及び前記第３のＮＰＮ
    トランジスタのベースに接続され、前記電流ミラー回路
    の前記第２の出力端子が前記第１及び第２のトランジス
    タの前記ベース及び前記第２の演算増幅器の前記第１の
    入力端子に接続され、 前記第３のトランジスタのエミッタが前記第６の抵抗の
    第１の端子に接続され、かつ 前記第３のＮＰＮトランジスタ及び前記第６の抵抗の組
    合せが、前記第１のトランジスタ及び前記第３の抵抗並
    びに前記第２のトランジスタ及び前記第４及び第５の抵
    抗の組合せと実質的に電気的同等物であること、を特徴
    とする組合せ回路。 １１、前記第１、第２及び第３のＮＰＮトランジスタの
    コレクタが相互に接続され、かつ前記第３、第５及び第
    ６の抵抗の第２の端子が相互に接続されている請求項１
    ０記載の組合せ回路。 １２、前記第２の抵抗の前記第２の端子が前記第３の抵
    抗の前記第２の端子に接続されている請求項１１記載の
    組合せ回路。 １３、エミッタが前記第１の抵抗の第１の端子に接続さ
    れ、ベースが前記第１の演算増幅器の出力端子に接続さ
    れ、かつコレクタが前記第１、第２及び第３のトランジ
    スタのコレクタに接続された第４のＮＰＮトランジスタ
    を更に備えている請求項１２記載の組合せ回路。 １４、前記第２の演算増幅器が第１、第２、第３及び第
    ４のＦＥＴ、並びに第５のＮＰＮトランジスタ及び第７
    の抵抗を備え、 前記第１及び第２のＦＥＴのドレインが前記第４及び第
    ５のＮＰＮトランジスタのコレクタに接続され、 前記第７の抵抗の第２の端子が前記第６の抵抗器の第２
    の端子に接続され、 前記第１及び第２のＦＥＴのゲートが前記第１のＦＥＴ
    のソース及び前記第３のＦＥＴのドレインに接続され、 前記第２のＦＥＴのソースが前記第４のＦＥＴのドレイ
    ン及び前記第４のＮＰＮトランジスタのベースに接続さ
    れ、 前記第５のＮＰＮトランジスタのエミッタが前記電流ミ
    ラー回路の前記入力端子に接続され、かつ 前記第４のＦＥＴのゲートが前記電流ミラー回路の第１
    の出力端子及び前記第３のＮＰＮトランジスタのベース
    に接続されている請求項１３記載の組合せ回路。 １５、前記電流ミラー回路が第５及び第６のＦＥＴを備
    え、 前記第５及び第６のＦＥＴのドレインが前記電流ミラー
    回路の前記入力端子として機能すると共に、前記第５の
    ＮＰＮトランジスタのエミッタに接続され、 前記第５及び第６のＦＥＴのゲート並びに前記第５のＦ
    ＥＴのソースが前記電流ミラー回路の前記第１の出力端
    子として機能すると共に、前記第４のＦＥＴのゲート及
    び前記第３のＮＰＮトランジスタのベースに接続され、
    かつ 前記第６のＦＥＴのソースが前記電流ミラー回路の前記
    第２の出力端子として機能すると共に、前記第１のＦＥ
    Ｔのゲートに接続されている請求項１４記載の組合せ回
    路。 １６、前記第１、第２、第３、第４、第５及び第６のＦ
    ＥＴがＮチャネル金属酸化物シリコン半導体（ＭＯＳ）
    トランジスタで構成されている請求項１５記載の組合せ
    回路。 １７、第１の負荷要素と、 第１及び第２の入力端子、並びに出力端子を有し、前記
    出力端子が前記第２の入力端子に接続されていて、前記
    第２の入力端子に、前記第１の入力端子に加えられる電
    圧と本質的に同一の電圧を発生する第１の回路手段と、 前記第１の回路手段の前記第１及び第２の入力端子に接
    続されて、前記第１の負荷要素によって引き込まれた電
    流を検知すると共に、前記第１の回路手段の前記第１の
    入力端子に接続されたノードに流入する電流と本質的に
    等しい電流を発生する第２の回路手段と、を備えること
    を特徴とする回路。 １８、電源回路の一部を成すか又はこの電源回路によっ
    て駆動される第１の負荷要素に接続可能であって、この
    第１の負荷要素に駆動電流を供給するための回路におい
    て、 前記第１の負荷要素と電気的に同等物である第２の負荷
    要素と、 第１及び第２の入力端子、並びに出力端子を有し、前記
    出力端子が前記第２の入力端子に接続されていて、前記
    第２の入力端子に、前記第１の入力端子に加えられる電
    圧と本質的に同一の電圧を発生する第１の回路手段と、 前記第１の回路手段の前記第１及び第２の入力端子に接
    続されて、前記第２の負荷要素によって引き込まれた電
    流を検知すると共に、前記第１の回路手段の前記第１の
    入力端子及び前記第１の負荷要素に接続されたノードに
    流入する電流と本質的に等しい電流を発生する第２の回
    路手段と、を備えることを特徴とする回路。
JP1175786A 1988-07-18 1989-07-10 トランジスタのベース電流補償回路 Pending JPH02110717A (ja)

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