JP2984362B2 - 出力回路 - Google Patents
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- JP2984362B2 JP2984362B2 JP2325203A JP32520390A JP2984362B2 JP 2984362 B2 JP2984362 B2 JP 2984362B2 JP 2325203 A JP2325203 A JP 2325203A JP 32520390 A JP32520390 A JP 32520390A JP 2984362 B2 JP2984362 B2 JP 2984362B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、伝送路を介してIC間の信号伝送を行なう出
力回路に関する。
力回路に関する。
（従来の技術） IC間の信号伝送を行なうための出力回路には、ECL回
路、CMOS回路等があるが、信号伝送の高速性の点でECL
回路の方が優れている。そこでCMOSICとECLIC間の信号
伝送を行なう場合には、ECL論理に合わせて信号の入出
力を行なう方法が採られている。この場合にCMOSICにお
いて、バイポーラ素子とCMOSを同一チップ上に形成する
ことができるBiCMOSプロセスにより、CMOSICと同一チッ
プ上にECL出力回路を設ける方法がある。論理部をCMOS
で構成し、出力部をECLで構成することにより、信号出
力を高速に行ない、信号伝送をECL論理に統一すること
が可能となる。
路、CMOS回路等があるが、信号伝送の高速性の点でECL
回路の方が優れている。そこでCMOSICとECLIC間の信号
伝送を行なう場合には、ECL論理に合わせて信号の入出
力を行なう方法が採られている。この場合にCMOSICにお
いて、バイポーラ素子とCMOSを同一チップ上に形成する
ことができるBiCMOSプロセスにより、CMOSICと同一チッ
プ上にECL出力回路を設ける方法がある。論理部をCMOS
で構成し、出力部をECLで構成することにより、信号出
力を高速に行ない、信号伝送をECL論理に統一すること
が可能となる。
ところが開発フェーズで比較すると、BiCMOSプロセス
によって製造されたバイポーラ素子は、単独バイポーラ
プロセスで製造された素子よりも動作の高速性が得られ
ず、BiCMOSプロセスによって製造されたCMOS素子は、単
独CMOSプロセスにより製造された素子よりも集積度が得
られない等開発に遅れをとっている。
によって製造されたバイポーラ素子は、単独バイポーラ
プロセスで製造された素子よりも動作の高速性が得られ
ず、BiCMOSプロセスによって製造されたCMOS素子は、単
独CMOSプロセスにより製造された素子よりも集積度が得
られない等開発に遅れをとっている。
そこでCMOS出力回路でECL論理を出力する回路が考え
られるが、CMOSトランジスタはバイポーラトランジスタ
に比べて相互コンダクタンスが小さいため、CMOSトラン
ジスタを用いた出力回路ではECL論理の信号を出力する
ことが困難であった。
られるが、CMOSトランジスタはバイポーラトランジスタ
に比べて相互コンダクタンスが小さいため、CMOSトラン
ジスタを用いた出力回路ではECL論理の信号を出力する
ことが困難であった。
一般にMOSトランジスタに流れるドレイン電流Idとゲ
ート−ソース電極間電圧Vgsとの関係は次式で現わされ
る。
ート−ソース電極間電圧Vgsとの関係は次式で現わされ
る。
（Vgs−Vth）２＝ｋ＊Id ただしVthはしきい値電圧、ｋは定数とする。ECL論理
を出力するためには、論理信号「Ｈ」に対応する場合に
24［mA］、論理信号「Ｌ」に対応する場合に６［mA］程
度のドレイン電流が流れると仮定する。上式よりCMOSト
ランジスタのドレイン電流が４倍変化するならば、Vgs
−Vthは２倍変化することになる。例えばVgs−Vthの値
を0.6〜0.8［Ｖ］とすると、ドレイン電流を４倍変化さ
せるためにはVgs−Vthは更に0.6〜0.8［Ｖ］の変動を必
要とする。そのため例えば電流駆動力を補完するための
電圧源を新たに追加しなければならない等、回路構成の
点で問題となる。またMOSトランジスタの構造をデプレ
ッション形にすることによってECL論理を出力する方法
もあるが、ICの製造プロセスが複雑になる。各素子間の
特性のばらつきが生ずる等の点が問題であった。
を出力するためには、論理信号「Ｈ」に対応する場合に
24［mA］、論理信号「Ｌ」に対応する場合に６［mA］程
度のドレイン電流が流れると仮定する。上式よりCMOSト
ランジスタのドレイン電流が４倍変化するならば、Vgs
−Vthは２倍変化することになる。例えばVgs−Vthの値
を0.6〜0.8［Ｖ］とすると、ドレイン電流を４倍変化さ
せるためにはVgs−Vthは更に0.6〜0.8［Ｖ］の変動を必
要とする。そのため例えば電流駆動力を補完するための
電圧源を新たに追加しなければならない等、回路構成の
点で問題となる。またMOSトランジスタの構造をデプレ
ッション形にすることによってECL論理を出力する方法
もあるが、ICの製造プロセスが複雑になる。各素子間の
特性のばらつきが生ずる等の点が問題であった。
（発明が解決しようとする課題） 論理ICによって大規模システムを構成する場合、IC間
の信号伝送をECL論理に統一して行なうことにより、シ
ステム全体の動作を高速に行なうことが可能となる。
の信号伝送をECL論理に統一して行なうことにより、シ
ステム全体の動作を高速に行なうことが可能となる。
ところがCMOSトランジスタを用いてECL論理を出力す
る回路を構成する場合は、回路構成、素子製造行程の点
で問題があった。
る回路を構成する場合は、回路構成、素子製造行程の点
で問題があった。
本発明はCMOSICの出力段に簡単な回路を付加すること
により、ECL論理を出力するCMOS出力回路を提供するこ
とを目的とする。
により、ECL論理を出力するCMOS出力回路を提供するこ
とを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明においては、ドレ
イン電極が第１の基準電位に接続されゲート電極が論理
回路に接続された第１のMOSトランジスタと、前記第１
のMOSトランジスタに並列接続され、論理回路からの信
号の論理値に応じて電流値が変化する第１の電流源と、
前記MOSトランジスタのソース電極と前記第１の電流源
の出力端が共通接続された出力端子と、一端が伝送路を
介して前記出力端子に接続された終端抵抗とを備えたこ
とを特徴とする出力回路を提供する。
イン電極が第１の基準電位に接続されゲート電極が論理
回路に接続された第１のMOSトランジスタと、前記第１
のMOSトランジスタに並列接続され、論理回路からの信
号の論理値に応じて電流値が変化する第１の電流源と、
前記MOSトランジスタのソース電極と前記第１の電流源
の出力端が共通接続された出力端子と、一端が伝送路を
介して前記出力端子に接続された終端抵抗とを備えたこ
とを特徴とする出力回路を提供する。
（作 用） 論理回路から伝送された論理信号は「Ｈ」、「Ｌ」の
いずれかの論理値を与えるもので、出力回路に具備され
た電流源は論理信号の論理値に応じた２種類の電流を出
力する機能を有する。出力回路から出力された電流は伝
送路を介して終端抵抗に流れることにより、第２のIC回
路へ信号を伝送する。
いずれかの論理値を与えるもので、出力回路に具備され
た電流源は論理信号の論理値に応じた２種類の電流を出
力する機能を有する。出力回路から出力された電流は伝
送路を介して終端抵抗に流れることにより、第２のIC回
路へ信号を伝送する。
本発明の回路構成をよれば、MOSトランジスタと、論
理信号の論理値に応じた電流値を生ずる電流源とを用い
ることにより、従来のMOSトランジスタの出力回路に比
べて、電流駆動力を拡張したCMOS出力回路を構成するこ
とができる。これにより、CMOS出力回路においても簡単
な構成でECL論理による信号伝送を行なうことができ
る。
理信号の論理値に応じた電流値を生ずる電流源とを用い
ることにより、従来のMOSトランジスタの出力回路に比
べて、電流駆動力を拡張したCMOS出力回路を構成するこ
とができる。これにより、CMOS出力回路においても簡単
な構成でECL論理による信号伝送を行なうことができ
る。
（実施例） 以下本発明の実施例を図面に基づいて説明する。
第１図は本発明の実施例を示す構成図である。
トランジスタ２のドレイン電極は第１の基準電位６に
接続されており、ソース電極は出力端子９に接続されて
いる。このトランジスタ２と並列に電流源３が接続され
ている。この電流源３は論理回路からの論理信号の論理
値に応じて、値の異なる２種類の電流を出力する。出力
端子９にはトランジスタ２のソース電極及び電流源３の
出力端が接続され、信号電流は伝送路４を介して終端抵
抗５に伝送される。
接続されており、ソース電極は出力端子９に接続されて
いる。このトランジスタ２と並列に電流源３が接続され
ている。この電流源３は論理回路からの論理信号の論理
値に応じて、値の異なる２種類の電流を出力する。出力
端子９にはトランジスタ２のソース電極及び電流源３の
出力端が接続され、信号電流は伝送路４を介して終端抵
抗５に伝送される。
この回路の動作を説明する。電流源３には論理信号の
論理値に応じて、値の異なる２種類の電流を出力するも
のとする。すなわち論理回路からの論理信号の論理値が
「Ｈ」の場合に電流源３にはI1の電流が流れ、論理値が
「Ｌ」の場合にI2の電流が流れる。ただしI1はI2よりも
大きいものとする。この電流源をトランジスタに並列に
配置することで、電流駆動力の小さいMOSトランジスタ
を補完し、ECL論理の電流出力を可能にする。
論理値に応じて、値の異なる２種類の電流を出力するも
のとする。すなわち論理回路からの論理信号の論理値が
「Ｈ」の場合に電流源３にはI1の電流が流れ、論理値が
「Ｌ」の場合にI2の電流が流れる。ただしI1はI2よりも
大きいものとする。この電流源をトランジスタに並列に
配置することで、電流駆動力の小さいMOSトランジスタ
を補完し、ECL論理の電流出力を可能にする。
すなわち論理信号の論理値が「Ｈ」の場合は、トラン
ジスタ２のドレイン電流の電流源３の電流I1との合成電
流が出力端子９から出力され、伝送路４を介して終端抵
抗５に流れる。この結果出力端子８には論理値「Ｈ」が
伝送される。一方、論理信号の論理値が「Ｌ」の場合
は、電流源３の電流I2が出力端子９から出力され、伝送
路４を介して終端抵抗５に流れる。この結果出力端子８
に論理値「Ｌ」が伝送される。このような構成よれば、
論理信号の論理値に応じて出力電流の変化する電流源を
加えたCMOS出力回路で、ECL論理の出力を行なうことが
可能となる。
ジスタ２のドレイン電流の電流源３の電流I1との合成電
流が出力端子９から出力され、伝送路４を介して終端抵
抗５に流れる。この結果出力端子８には論理値「Ｈ」が
伝送される。一方、論理信号の論理値が「Ｌ」の場合
は、電流源３の電流I2が出力端子９から出力され、伝送
路４を介して終端抵抗５に流れる。この結果出力端子８
に論理値「Ｌ」が伝送される。このような構成よれば、
論理信号の論理値に応じて出力電流の変化する電流源を
加えたCMOS出力回路で、ECL論理の出力を行なうことが
可能となる。
次に第２図に示す実施例について説明する。これは第
１図に示した回路において、論理回路からの信号入力段
に付加回路を加えて構成したものである。
１図に示した回路において、論理回路からの信号入力段
に付加回路を加えて構成したものである。
トランジスタ21,22はそれぞれＰチャネルトランジス
タ、Ｎチャネルトランジスタで、これを直列接続するこ
とにより、いわゆるインバータ回路を構成している。ト
ランジスタ23のソース電極は電流源24を介して電圧源26
に接続され、ドレイン電極は抵抗25を介して電圧源６に
接続される。さらにトランジスタ23のドレイン電極はト
ランジスタ２のゲート電極に接続される。トランジスタ
２及び電流源３は第１図に示した回路を構成するもの
で、出力端子９には伝送路４を介して終端抵抗５が接続
される。
タ、Ｎチャネルトランジスタで、これを直列接続するこ
とにより、いわゆるインバータ回路を構成している。ト
ランジスタ23のソース電極は電流源24を介して電圧源26
に接続され、ドレイン電極は抵抗25を介して電圧源６に
接続される。さらにトランジスタ23のドレイン電極はト
ランジスタ２のゲート電極に接続される。トランジスタ
２及び電流源３は第１図に示した回路を構成するもの
で、出力端子９には伝送路４を介して終端抵抗５が接続
される。
第２図に示す回路の動作を説明する。トランジスタ２
と電流源３は回路の出力段に並列接続で設けられ、第１
図に示す回路と同様の構成をとる。電流源24は論理信号
の論理値に応じて出力電流を変化させる働きがあり、論
理信号の論値値が「Ｈ」である場合電流源24には電流が
流れないものとし、論理信号の論値値が「Ｌ」である場
合電流源24には電流I3が流れるものとする。
と電流源３は回路の出力段に並列接続で設けられ、第１
図に示す回路と同様の構成をとる。電流源24は論理信号
の論理値に応じて出力電流を変化させる働きがあり、論
理信号の論値値が「Ｈ」である場合電流源24には電流が
流れないものとし、論理信号の論値値が「Ｌ」である場
合電流源24には電流I3が流れるものとする。
論理信号の論理値が「Ｈ」である場合を考える。トラ
ンジスタ21,22で構成されたインバータにより端子27の
「Ｌ」となり、電流源24の電流値は零となるので、端子
28は電源電圧６と同電位となり、論理値「Ｈ」を出力す
る。このとき電流源３には論理値「Ｈ」に対応した電流
I1が流れるので、これが伝送路４を介して終端抵抗５に
流れることにより、出力端子８に論理値「Ｈ」を伝送す
ることができる。逆に論理信号の論理値が「Ｌ」である
場合には、端子27は論理値「Ｈ」となり電流源24の電流
値はI3となる。このときの端子28の電位は、抵抗25の電
圧降下を考慮し、（V66−I3＊R25）となる。（ただしV6
6は電圧源６の基準電位、R25は抵抗25の抵抗値であ
る。）この電位をトランジスタ２のゲート電極が受け、
出力端子８には論理値「Ｌ」が出力される。このとき
「Ｌ」の電位の設定は、トランジスタ２のドレイン電流
と電流源３の電流値との合成電流と終端抵抗５とで定め
られる。この回路構成でもECL論理を出力するCMOS出力
回路を実現することができる。
ンジスタ21,22で構成されたインバータにより端子27の
「Ｌ」となり、電流源24の電流値は零となるので、端子
28は電源電圧６と同電位となり、論理値「Ｈ」を出力す
る。このとき電流源３には論理値「Ｈ」に対応した電流
I1が流れるので、これが伝送路４を介して終端抵抗５に
流れることにより、出力端子８に論理値「Ｈ」を伝送す
ることができる。逆に論理信号の論理値が「Ｌ」である
場合には、端子27は論理値「Ｈ」となり電流源24の電流
値はI3となる。このときの端子28の電位は、抵抗25の電
圧降下を考慮し、（V66−I3＊R25）となる。（ただしV6
6は電圧源６の基準電位、R25は抵抗25の抵抗値であ
る。）この電位をトランジスタ２のゲート電極が受け、
出力端子８には論理値「Ｌ」が出力される。このとき
「Ｌ」の電位の設定は、トランジスタ２のドレイン電流
と電流源３の電流値との合成電流と終端抵抗５とで定め
られる。この回路構成でもECL論理を出力するCMOS出力
回路を実現することができる。
特にこの回路で論理信号の論理値が「Ｌ」の場合の電
流源３の電流値の大きさを調節することで、トランジス
タ２に流れる電流の大きさを調節することができる。例
えば電圧源６を接地し、電圧源７を−２［Ｖ］とした場
合のECL論理出力を仮定する。電流源３の電流を10［m
A］と設定すると、トランジスタ２にはほぼ14［mA］の
電流が流れる。また電流源３の電流を24［mA］と設定す
ると、トランジスタ２はカットオフする。この電流はト
ランジスタのしきい値電圧やゲート長とゲート幅の比に
よっても規定される。
流源３の電流値の大きさを調節することで、トランジス
タ２に流れる電流の大きさを調節することができる。例
えば電圧源６を接地し、電圧源７を−２［Ｖ］とした場
合のECL論理出力を仮定する。電流源３の電流を10［m
A］と設定すると、トランジスタ２にはほぼ14［mA］の
電流が流れる。また電流源３の電流を24［mA］と設定す
ると、トランジスタ２はカットオフする。この電流はト
ランジスタのしきい値電圧やゲート長とゲート幅の比に
よっても規定される。
第３図は第２図に示す回路において電流源24を抵抗32
で置き換えた場合の回路の構成例である。論理信号の論
理値が「Ｈ」である場合は、第２図に示した回路とほぼ
同様に電流源３には電流I1が流れるので、出力端子８に
は論理値「Ｈ」が出力される。論理信号の論理値が
「Ｌ」である場合は、端子27が「Ｈ」となるため、トラ
ンジスタ23に電流が流れて、抵抗25の電位降下によって
定まる電位が端子28に生ずる。端子28の電位はトランジ
スタ２のゲート電位であり、これを受けて出力端子８に
は「Ｌ」の論理値の信号が伝送される。このときの端子
28の電位は抵抗25の電圧降下によって決まるため、抵抗
25と32との抵抗比によって出力信号電位を規定すること
ができる。
で置き換えた場合の回路の構成例である。論理信号の論
理値が「Ｈ」である場合は、第２図に示した回路とほぼ
同様に電流源３には電流I1が流れるので、出力端子８に
は論理値「Ｈ」が出力される。論理信号の論理値が
「Ｌ」である場合は、端子27が「Ｈ」となるため、トラ
ンジスタ23に電流が流れて、抵抗25の電位降下によって
定まる電位が端子28に生ずる。端子28の電位はトランジ
スタ２のゲート電位であり、これを受けて出力端子８に
は「Ｌ」の論理値の信号が伝送される。このときの端子
28の電位は抵抗25の電圧降下によって決まるため、抵抗
25と32との抵抗比によって出力信号電位を規定すること
ができる。
第３図に示した回路の電流源３は論理信号の論理レベ
ルによって出力電流を変化させる機能をもつ。この電流
源３の機能をトランジスタで置き換えて回路構成をした
ものが第４図に示す回路である。
ルによって出力電流を変化させる機能をもつ。この電流
源３の機能をトランジスタで置き換えて回路構成をした
ものが第４図に示す回路である。
これは第３図に示した回路において電圧源３をトラン
ジスタ41で置き換えたものである。トランジスタ41はＰ
チャネルトランジスタで、ゲート電極を端子27に接続
し、ソース電極を電圧源６に接続し、ドレイン電極を出
力端子９に接続することにより構成される。トランジス
タ41は、端子27が「Ｌ」であるとき電流が流れ、端子27
が「Ｈ」であるとき電流が流れないので、論理信号の論
理値に応じた電流を出力する働きをもつ。そこで電流源
３と置き換えることにより、回路構成をすることが可能
となる。このように論理信号の論理値に応じて出力電流
の変化する電流源のかわりに、論理信号の論理値に応じ
たゲート電極電位を受けてドレイン電流を変化させるト
ランジスタを用いることによっても、ECL論理信号を出
力することができる。
ジスタ41で置き換えたものである。トランジスタ41はＰ
チャネルトランジスタで、ゲート電極を端子27に接続
し、ソース電極を電圧源６に接続し、ドレイン電極を出
力端子９に接続することにより構成される。トランジス
タ41は、端子27が「Ｌ」であるとき電流が流れ、端子27
が「Ｈ」であるとき電流が流れないので、論理信号の論
理値に応じた電流を出力する働きをもつ。そこで電流源
３と置き換えることにより、回路構成をすることが可能
となる。このように論理信号の論理値に応じて出力電流
の変化する電流源のかわりに、論理信号の論理値に応じ
たゲート電極電位を受けてドレイン電流を変化させるト
ランジスタを用いることによっても、ECL論理信号を出
力することができる。
第４図の回路構成に加えて抵抗を構成要件とした実施
例を第５図に示す。これはトランジスタ41と電圧源６と
の間に抵抗51を挿入することにより構成するものであ
る。動作原理は第４図に示す回路と同様である。
例を第５図に示す。これはトランジスタ41と電圧源６と
の間に抵抗51を挿入することにより構成するものであ
る。動作原理は第４図に示す回路と同様である。
特にこの構成によれば抵抗51の抵抗値を設定すること
により、図４に示す回路の場合よりも、トランジスタ41
に流れる電流値を制度よく設定することができる。また
抵抗51の抵抗値を設定すると、伝送路を介して終端抵抗
に流れる電流値も規定されるので、抵抗51と終端抵抗５
との抵抗値の比により出力端子８の出力電位を調整する
ことができる。
により、図４に示す回路の場合よりも、トランジスタ41
に流れる電流値を制度よく設定することができる。また
抵抗51の抵抗値を設定すると、伝送路を介して終端抵抗
に流れる電流値も規定されるので、抵抗51と終端抵抗５
との抵抗値の比により出力端子８の出力電位を調整する
ことができる。
第６図は論理信号の入力段に差動ペアトランジスタを
用いた実施例である。これは第１図に示した実施例にお
いて、論理回路からの信号入力段に差動入力回路を加え
て構成したものである。
用いた実施例である。これは第１図に示した実施例にお
いて、論理回路からの信号入力段に差動入力回路を加え
て構成したものである。
この回路の構成を説明する。トランジスタ61,62は差
動ペアトランジスタであり、これらの差動ペアトランジ
スタのゲート電極にはそれぞれ相補入力信号が伝送され
る。トランジスタのソース電極はそれぞれ抵抗67,68を
介して電圧源６に接続され、共通ドレイン電極は抵抗69
を介して電圧源26に接続する。端子63はトランジスタ61
のソース電極であり、トランジスタ66のゲート電極に接
続される。同様に端子64はトランジスタ62のソース電極
であり、トランジスタ65のゲート電極に接続される。ト
ランジスタ65のソース電極及びトランジスタ66のドレイ
ン電極は出力端子９に接続され、出力端子９は伝送路４
を介して終端抵抗５に接続される。
動ペアトランジスタであり、これらの差動ペアトランジ
スタのゲート電極にはそれぞれ相補入力信号が伝送され
る。トランジスタのソース電極はそれぞれ抵抗67,68を
介して電圧源６に接続され、共通ドレイン電極は抵抗69
を介して電圧源26に接続する。端子63はトランジスタ61
のソース電極であり、トランジスタ66のゲート電極に接
続される。同様に端子64はトランジスタ62のソース電極
であり、トランジスタ65のゲート電極に接続される。ト
ランジスタ65のソース電極及びトランジスタ66のドレイ
ン電極は出力端子９に接続され、出力端子９は伝送路４
を介して終端抵抗５に接続される。
次に回路動作を説明する。論理信号の論理値が「Ｈ」
である場合を考える。トランジスタ61のゲート電極には
「Ｈ」の信号が、トランジスタ62のゲート電極には、イ
ンバータ回路を介して「Ｌ」の信号が、それぞれ入力す
る。このときトランジスタ61には電流が流れ、端子63に
は抵抗67と抵抗69との比で定まる電位を生ずる。トラン
ジスタ62には電流が流れないので端子64には電圧源６の
基準電位と等しい電位を生ずる。トランジスタ65,66に
はそれぞれドレイン電流が流れるので、これらのドレイ
ン電流の合成電流が出力端子９に出力され、伝送路４を
介して終端抵抗５に伝送される。これは論理信号の論理
値「Ｈ」に対応する。論理信号の論理値が「Ｌ」である
場合には、トランジスタ61に電流が流れず端子63は電圧
源６の基準電位と等電位となる。端子63の電位を受けて
トランジスタ66には電流が流れない。またトランジスタ
62にはドレイン電流が流れるので、端子64は抵抗68と69
との抵抗値の比によって定まる電位を生ずる。端子64の
電位を受けてトランジスタ65にはドレイン電流が流れ
る。このドレイン電流が終端抵抗５に流れることによっ
て出力端子８に電位が生じ、論理値「Ｌ」の信号を伝送
する。
である場合を考える。トランジスタ61のゲート電極には
「Ｈ」の信号が、トランジスタ62のゲート電極には、イ
ンバータ回路を介して「Ｌ」の信号が、それぞれ入力す
る。このときトランジスタ61には電流が流れ、端子63に
は抵抗67と抵抗69との比で定まる電位を生ずる。トラン
ジスタ62には電流が流れないので端子64には電圧源６の
基準電位と等しい電位を生ずる。トランジスタ65,66に
はそれぞれドレイン電流が流れるので、これらのドレイ
ン電流の合成電流が出力端子９に出力され、伝送路４を
介して終端抵抗５に伝送される。これは論理信号の論理
値「Ｈ」に対応する。論理信号の論理値が「Ｌ」である
場合には、トランジスタ61に電流が流れず端子63は電圧
源６の基準電位と等電位となる。端子63の電位を受けて
トランジスタ66には電流が流れない。またトランジスタ
62にはドレイン電流が流れるので、端子64は抵抗68と69
との抵抗値の比によって定まる電位を生ずる。端子64の
電位を受けてトランジスタ65にはドレイン電流が流れ
る。このドレイン電流が終端抵抗５に流れることによっ
て出力端子８に電位が生じ、論理値「Ｌ」の信号を伝送
する。
このような構成でも、論理信号の論理値に応じて電流
値の変化するトランジスタを構成要件として、ECL論理
信号を出力するCMOS回路を提供することができる。
値の変化するトランジスタを構成要件として、ECL論理
信号を出力するCMOS回路を提供することができる。
特にこの実施例に示す回路では、論理回路からの論理
信号の入力線は一つであるが、入力段には差動ペアトラ
ンジスタを駆動できる入力信号であればかまわない。し
たがって二つの差動入力端子に相補論理信号が入力する
ことを条件として、入力線は入力線は一つまたは二つに
より構成してもよい。
信号の入力線は一つであるが、入力段には差動ペアトラ
ンジスタを駆動できる入力信号であればかまわない。し
たがって二つの差動入力端子に相補論理信号が入力する
ことを条件として、入力線は入力線は一つまたは二つに
より構成してもよい。
以上のような回路構成を採ることにより、ECL論理信
号を出力するCMOS出力回路を実現する。
号を出力するCMOS出力回路を実現する。
なお上記したいずれの実施例に示す回路においても、
SiからなるMOSトランジスタについて説明したが、SiMOS
FETのかわりにGaAs等からなるMESFETを用いて回路を構
成しても、同様の効果を得ることができる。
SiからなるMOSトランジスタについて説明したが、SiMOS
FETのかわりにGaAs等からなるMESFETを用いて回路を構
成しても、同様の効果を得ることができる。
［発明の効果］ 本発明によれば、論理信号の論理値に応じて電流値の
変化する電流源を用いてECL論理を出力するCMOS出力回
路を構成することにより、CMOSプロセスのみを用いたEC
L論理の信号伝送を行なうことが可能となる。
変化する電流源を用いてECL論理を出力するCMOS出力回
路を構成することにより、CMOSプロセスのみを用いたEC
L論理の信号伝送を行なうことが可能となる。
第１図は本発明の一実施例を示す図、第２図は第１図に
示した回路の入力段に付加回路を加えた実施例を示す
図、第３図は第１図に示した回路の入力段に付加回路を
加えた他の実施例を示す図、第４図は第１図に示した回
路の電流源をトランジスタで置き換えた一実施例を示す
図、第５図は第１図に示した回路の電流源をトランジス
タで置き換えた他の実施例を示す図、第６図は第１図に
示した回路の入力段に差動回路を加えた実施例を示す図
である。 2,21,22,23,41,61,62,65,66,72,73……トランジスタ、
3,24……電流源、25,32,51,67,68,69……抵抗、４……
伝送路、５……終端抵抗、6,7,26,71……電圧源、8,27,
28,63,64……端子、１……論理回路。
示した回路の入力段に付加回路を加えた実施例を示す
図、第３図は第１図に示した回路の入力段に付加回路を
加えた他の実施例を示す図、第４図は第１図に示した回
路の電流源をトランジスタで置き換えた一実施例を示す
図、第５図は第１図に示した回路の電流源をトランジス
タで置き換えた他の実施例を示す図、第６図は第１図に
示した回路の入力段に差動回路を加えた実施例を示す図
である。 2,21,22,23,41,61,62,65,66,72,73……トランジスタ、
3,24……電流源、25,32,51,67,68,69……抵抗、４……
伝送路、５……終端抵抗、6,7,26,71……電圧源、8,27,
28,63,64……端子、１……論理回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 茂 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/0175,19/0185
Claims (7)
- 【請求項１】ドレイン電極が第１の基準電位に接続さ
れ、ゲート電極が論理回路に接続された第１のMOSトラ
ンジスタと、前記第１のMOSトランジスタに並列接続さ
れ、論理回路からの信号の論理値に応じて電流値が変化
する第１の電流源と、前記第１のMOSトランジスタのソ
ース電極と前記第１の電流源の出力端が共通接続された
出力端子と、一端が伝送路を介して前記出力端子に接続
された終端抵抗とを備えたことを特徴とする出力回路。 - 【請求項２】前記終端抵抗の他端に第２の基準電位を接
続し、終端抵抗の両端の電圧を出力として取り出すこと
を特徴とする請求項１記載の出力回路。 - 【請求項３】前記論理回路は、この論理回路の一端に接
続される第１の基準電位と論理回路の他端に接続される
第３の基準電位との間にＰチャネルトランジスタとＮチ
ャネルトランジスタとが直列接続され、入力端子が前記
Ｐチャネルトランジスタと前記Ｎチャネルトランジスタ
の各ゲート電極に接続され、その共通ドレイン電極と第
２のＮチャネルトランジスタのゲート電極とが接続さ
れ、前記第２のＮチャネルトランジスタのドレイン電極
が第２の電流源を介して前記第３の基準電位に接続さ
れ、前記第２のＮチャネルトランジスタのソース電極が
抵抗を介して前記第１の基準電位に接続された入力段回
路で構成されていることを特徴とする請求項１記載の出
力回路。 - 【請求項４】前記第１の電流源は、ゲート電極が前記第
２のＮチャネルトランジスタのゲート電極と共通接続さ
れたＰチャネルトランジスタで構成されることを特徴と
する請求項１記載の出力回路。 - 【請求項５】前記第１の電流源は、ゲート電極が前記第
２のＮチャネルトランジスタのゲート電極と共通接続さ
れたＰチャネルトランジスタと、このトランジスタのソ
ース電極と前記第１の基準電位との間に接続された抵抗
とで構成されることを特徴とする請求項１記載の出力回
路。 - 【請求項６】前記論理回路は、前記第１の基準電位と前
記第３の基準電位との間にＰチャネルトランジスタとＮ
チャネルトランジスタとが直列接続され、入力端子が前
記Ｐチャネルトランジスタと前記Ｎチャネルトランジス
タの各ゲート電極に接続され、共通ドレイン電極と第２
のＮチャネルトランジスタのゲート電極とが接続され、
前記第２のＮチャネルトランジスタのドレイン電極が第
２の電流源を介して前記第３の基準電位に接続され、前
記第２のＮチャネルトランジスタのソース電極が抵抗を
介して前記第１の基準電位に接続された入力段回路で構
成されていることを特徴とする請求項５記載の出力回
路。 - 【請求項７】前記論理回路は、前記第１の基準電位と前
記第３の基準電位との間にＰチャネルトランジスタとＮ
チャネルトランジスタとが直列接続され、入力端子が前
記Ｐチャネルトランジスタと前記Ｎチャネルトランジス
タの各ゲート電極に接続され、共通ドレイン電極と第２
のＮチャネルトランジスタのゲート電極とが接続され、
前記第２のＮチャネルトランジスタのドレイン電極が第
２の電流源を介して前記第３の基準電位に接続され、前
記第２のＮチャネルトランジスタのソース電極は抵抗を
介して前記第１の基準電位に接続された入力段回路で構
成されていることを特徴とする請求項５記載の出力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2325203A JP2984362B2 (ja) | 1990-11-29 | 1990-11-29 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2325203A JP2984362B2 (ja) | 1990-11-29 | 1990-11-29 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04207223A JPH04207223A (ja) | 1992-07-29 |
| JP2984362B2 true JP2984362B2 (ja) | 1999-11-29 |
Family
ID=18174175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2325203A Expired - Fee Related JP2984362B2 (ja) | 1990-11-29 | 1990-11-29 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2984362B2 (ja) |
-
1990
- 1990-11-29 JP JP2325203A patent/JP2984362B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04207223A (ja) | 1992-07-29 |
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