JPH03228360A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03228360A JPH03228360A JP2021961A JP2196190A JPH03228360A JP H03228360 A JPH03228360 A JP H03228360A JP 2021961 A JP2021961 A JP 2021961A JP 2196190 A JP2196190 A JP 2196190A JP H03228360 A JPH03228360 A JP H03228360A
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- semiconductor
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- 239000000758 substrate Substances 0.000 claims abstract description 46
- 238000001514 detection method Methods 0.000 claims abstract description 27
- 230000006866 deterioration Effects 0.000 claims description 85
- 230000005865 ionizing radiation Effects 0.000 abstract description 11
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- 238000006731 degradation reaction Methods 0.000 abstract 9
- 238000010586 diagram Methods 0.000 description 19
- 230000005855 radiation Effects 0.000 description 8
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電離性放射線環境下において用いられる半導
体集積回路に関し、放射線照射により発生する素子劣化
量の検出と素子劣化量の補償を行う半導体集積回路に関
する。
体集積回路に関し、放射線照射により発生する素子劣化
量の検出と素子劣化量の補償を行う半導体集積回路に関
する。
従来、宇宙・原子炉等の電離性放射線環境下において使
用される半導体集積回路は、素子劣化を抑えるための特
殊な製造工程を経て製作されてきた。しかし、地上用半
導体集積回路の急激な進歩による莫大な回路技術・シス
テム技術を宇宙・原子炉等の設備に応用するためには、
汎用の製造工程を経て製作された半導体集積回路を用い
ることが必要となってきた。
用される半導体集積回路は、素子劣化を抑えるための特
殊な製造工程を経て製作されてきた。しかし、地上用半
導体集積回路の急激な進歩による莫大な回路技術・シス
テム技術を宇宙・原子炉等の設備に応用するためには、
汎用の製造工程を経て製作された半導体集積回路を用い
ることが必要となってきた。
この汎用の半導体集積回路が、電離性放射線環境下にお
かれたとき、この中で用いられているn形MoSトラン
ジスタは、素子劣化を生じることが知られている。
かれたとき、この中で用いられているn形MoSトラン
ジスタは、素子劣化を生じることが知られている。
第2図は、n形MOSトランジスタの直流特性の劣化を
示している。電離性放射線照射前のしきい値電圧V t
hの値は、点Aで与えられ、一般に、0.5〜1.O
vをとるように設計されている。
示している。電離性放射線照射前のしきい値電圧V t
hの値は、点Aで与えられ、一般に、0.5〜1.O
vをとるように設計されている。
さらに、点Aから点Cまでのサブスレッショルド領域に
おいては、ドレイン電流Ioは、ゲート電圧vGに関し
、exp (Va/Vo)(Voはある一定値)に比例
するような振舞いをする。これに対して、例えば10’
rad (S i O2)量の放射線照射後では、まず
、しきい値電圧V t hが点A′に移動するとともに
、点B′から点C′まで大きな弧を描く特性、すなわち
、ソース・ドレイン端子間リーク電流があられれる。
おいては、ドレイン電流Ioは、ゲート電圧vGに関し
、exp (Va/Vo)(Voはある一定値)に比例
するような振舞いをする。これに対して、例えば10’
rad (S i O2)量の放射線照射後では、まず
、しきい値電圧V t hが点A′に移動するとともに
、点B′から点C′まで大きな弧を描く特性、すなわち
、ソース・ドレイン端子間リーク電流があられれる。
一方、集積回路の半導体素子の特性劣化を補償する回路
として特開昭61−294782号記載のものがある。
として特開昭61−294782号記載のものがある。
ここに記載するものは、特性劣化として上記のようなリ
ーク電流を扱うものではないが、特性劣化を補償する回
路として半導体集積回路に用いられるMOS)−ランジ
スタの基板バイアスを制御する回路が、同号記載の第2
図に示されている。この制御回路は、n形MOSトラン
ジスタの劣化を検出するための被検出素子およびその検
出結果を増幅する増幅回路、さらにn形MOSトランジ
スタの基板バイアスを与えるレベルシフト回路から成り
立っている。特に、MOSトランジスタの素子劣化を実
時間(リアルタイム)で検出するため、被検出素子とな
るn形MOSトランジスタのゲート端子電圧には、ある
一定の電圧が常時印加され、n形MOSトランジスタの
出力電流の変化を検知し、基板バイアス制御回路へのフ
ィードバックを図っている。また、上記特許の第5図で
は、被検出素子となるn形MoSトランジスタのゲート
端子電圧はスイッチS1により切り換えが可能であり、
常時、クロックφが与えられ、被制御回路(本体となる
半導体集積回路)と同一劣化状況を発生するような回路
構成となっている。
ーク電流を扱うものではないが、特性劣化を補償する回
路として半導体集積回路に用いられるMOS)−ランジ
スタの基板バイアスを制御する回路が、同号記載の第2
図に示されている。この制御回路は、n形MOSトラン
ジスタの劣化を検出するための被検出素子およびその検
出結果を増幅する増幅回路、さらにn形MOSトランジ
スタの基板バイアスを与えるレベルシフト回路から成り
立っている。特に、MOSトランジスタの素子劣化を実
時間(リアルタイム)で検出するため、被検出素子とな
るn形MOSトランジスタのゲート端子電圧には、ある
一定の電圧が常時印加され、n形MOSトランジスタの
出力電流の変化を検知し、基板バイアス制御回路へのフ
ィードバックを図っている。また、上記特許の第5図で
は、被検出素子となるn形MoSトランジスタのゲート
端子電圧はスイッチS1により切り換えが可能であり、
常時、クロックφが与えられ、被制御回路(本体となる
半導体集積回路)と同一劣化状況を発生するような回路
構成となっている。
上記従来技術では、電離性放射線によるn形M○Sトラ
ンジスタの素子劣化の中でも、しきい値電圧値の変化に
関する劣化補償はなされていたものの、ソース・ドレイ
ン端子間リーク電流増加に関する劣化補償はなされてい
なかった。
ンジスタの素子劣化の中でも、しきい値電圧値の変化に
関する劣化補償はなされていたものの、ソース・ドレイ
ン端子間リーク電流増加に関する劣化補償はなされてい
なかった。
また、半導体集積回路中に用いられているMOSトラン
ジスタは、多様な電圧条件下で動作しており、電離性放
射線環境下におけるMOSトランジスタの素子劣化量は
個々の素子で異っている。
ジスタは、多様な電圧条件下で動作しており、電離性放
射線環境下におけるMOSトランジスタの素子劣化量は
個々の素子で異っている。
このとき、半導体集積回路の動作は、最も劣化量の大き
い素子の動作可否により決定される。この点に関しても
、上記従来技術では、最悪劣化条件を考慮した素子劣化
検出の概念がみられなかった。
い素子の動作可否により決定される。この点に関しても
、上記従来技術では、最悪劣化条件を考慮した素子劣化
検出の概念がみられなかった。
本発明の目的は、最悪劣化条件を考慮した素子劣化検出
を行うことにより、被補償回路となる半導体集積回路の
機能低下を防止することにある。
を行うことにより、被補償回路となる半導体集積回路の
機能低下を防止することにある。
さらに、半導体素子の劣化によるリーク電流の増加を検
出し、素子の基板バイアスを制御することによりリーク
電流値を減少させ、半導体集積回路の消費電力の増加を
抑制することを目的とする。
出し、素子の基板バイアスを制御することによりリーク
電流値を減少させ、半導体集積回路の消費電力の増加を
抑制することを目的とする。
上記目的を達成するため、本発明の半導体集積回路は、
チップ上に、半導体素子により所要の信号処理動作をす
る集積回路と、上記半導体素子の特性劣化を補償する回
路とを有し、該特性劣化を補償する回路は、上記半導体
素子と同じ半導体素子を特性劣化のセンサとして含むセ
ンサ回路と、該センサ素子の電流を検出する回路と、該
回路の出力により半導体素子に所要の基板バイアス電圧
を与える回路とを有して、上記センサ素子の特性劣化を
検出して該センサ素子および上記集積回路の半導体素子
の基板バイアス電圧を制御し上記半導体素子の特性劣化
を補償する半導体集積回路において、上記センサ素子の
特性劣化の検出時に該素子のリーク電流を検出する手段
と、該素子の特性劣化検出時以外は該素子を最悪劣化状
況下におく手段とを備えることを特徴とする。
チップ上に、半導体素子により所要の信号処理動作をす
る集積回路と、上記半導体素子の特性劣化を補償する回
路とを有し、該特性劣化を補償する回路は、上記半導体
素子と同じ半導体素子を特性劣化のセンサとして含むセ
ンサ回路と、該センサ素子の電流を検出する回路と、該
回路の出力により半導体素子に所要の基板バイアス電圧
を与える回路とを有して、上記センサ素子の特性劣化を
検出して該センサ素子および上記集積回路の半導体素子
の基板バイアス電圧を制御し上記半導体素子の特性劣化
を補償する半導体集積回路において、上記センサ素子の
特性劣化の検出時に該素子のリーク電流を検出する手段
と、該素子の特性劣化検出時以外は該素子を最悪劣化状
況下におく手段とを備えることを特徴とする。
これにより最悪劣化状況下におかれたセンサ素子のリー
ク電流を検出することにより動作中の他の半導体素子の
特性劣化を補償し、集積回路の機能低下を防ぐことがで
きるようになる。
ク電流を検出することにより動作中の他の半導体素子の
特性劣化を補償し、集積回路の機能低下を防ぐことがで
きるようになる。
ここで上記、センサ素子のリーク電流を検出する手段は
、該素子をオフ状態にするゲート電圧条件で該素子の電
流を検出し、上記、センサ素子を最悪劣化状況下におく
手段は、該素子をオン状態にするゲート電圧条件を保持
するものとすることが好ましい。
、該素子をオフ状態にするゲート電圧条件で該素子の電
流を検出し、上記、センサ素子を最悪劣化状況下におく
手段は、該素子をオン状態にするゲート電圧条件を保持
するものとすることが好ましい。
この場合に上記、センサ素子の特性劣化検出時の時間を
それ以外の最悪劣化状況下におく時間より短いものとす
るのがよい。
それ以外の最悪劣化状況下におく時間より短いものとす
るのがよい。
ここで上記、センサ素子の電流検出を、n型M○Sトラ
ンジスタのソース・ドレイン間電流を検出するものとす
るのがよい。これにより電離性放射線環境下で使用され
るn型MC)S)−ランジスタを用いた集積回路の劣化
補償に好適になる。
ンジスタのソース・ドレイン間電流を検出するものとす
るのがよい。これにより電離性放射線環境下で使用され
るn型MC)S)−ランジスタを用いた集積回路の劣化
補償に好適になる。
また上記、半導体素子の特性劣化を補償する回路をチッ
プ中の機能ブロック毎に設けることは好ましい。これに
よりチップ中の部分的な劣化補償が可能になる。
プ中の機能ブロック毎に設けることは好ましい。これに
よりチップ中の部分的な劣化補償が可能になる。
以下に論理素子として用いられ、電離性放射線環境下で
劣化するn形MO8)−ランジスタに関し本発明の詳細
な説明する。
劣化するn形MO8)−ランジスタに関し本発明の詳細
な説明する。
作用を詳述するのに先立ちこれを要約すれば、放射線照
射によるn型MO8)−ランジスタの劣化はリーク電流
の増加という形で表れる。この劣化はゲート電圧の高い
ときの方が大きい。そこで同じトランジスタのセンサ素
子を設け、この素子は高いゲート電圧を保持して他の動
作状態の素子より劣化を進めるよう最悪劣化状況下にお
き、そのリーク電流増を検出し、これによりセンサ素子
とともに他の動作中の素子の基板バイアス電圧を制御す
れば、後述の理由で集積回路中の同種のトランジスタの
リーク電流を抑えることが可能になり、集積回路として
の機能低下や消費電力増を防止することが可能になる。
射によるn型MO8)−ランジスタの劣化はリーク電流
の増加という形で表れる。この劣化はゲート電圧の高い
ときの方が大きい。そこで同じトランジスタのセンサ素
子を設け、この素子は高いゲート電圧を保持して他の動
作状態の素子より劣化を進めるよう最悪劣化状況下にお
き、そのリーク電流増を検出し、これによりセンサ素子
とともに他の動作中の素子の基板バイアス電圧を制御す
れば、後述の理由で集積回路中の同種のトランジスタの
リーク電流を抑えることが可能になり、集積回路として
の機能低下や消費電力増を防止することが可能になる。
ここでセンサ素子のリーク電流は素子のオフ状態で、す
なわちゲート電圧の低レベルの状態で検出すれば良い。
なわちゲート電圧の低レベルの状態で検出すれば良い。
そしてこの時間を短くして劣化の時間を長くとることは
劣化量の把握に対する精度を上げることになる。
劣化量の把握に対する精度を上げることになる。
以下に劣化の現象とともに本発明の作用を詳述する。
半導体集積回路中のn形MOSトランジスタのゲート端
子には、低電位vし。、と高電位VHtghを有するク
ロック信号や、V b o wまたはVH+ghの何れ
か一方の電圧が印加されている。
子には、低電位vし。、と高電位VHtghを有するク
ロック信号や、V b o wまたはVH+ghの何れ
か一方の電圧が印加されている。
電離性放射線によるn形MOSトランジスタの劣化は、
放射線照射時に印加されているゲート端子電圧に依存す
る。第3図は、n形MOSトランジスタの直流特性の劣
化状況を示している。ゲート端子電圧Vaが(b)の低
電位(Va=OV) と(C)の高電位(例えばVc=
5V)では、照射後の直流特性が異なり、しきい値電圧
を表わす点りが、Va=5V照射ではVa=OV照射に
比ヘテゲート端子電圧Vaの負方向に移動するとともに
、vGくOの領域では、ドレイン電流Ioにリーク電流
がみられている。このように、ゲート端子に高電位V
H1g hを印加した状態が放射線による素子劣化の最
悪条件となり、リーク電流の増加が顕著となる。半導体
集積回路中のn形MOSトランジスタの劣化曲線は、(
b)の曲線と(c)の曲線の間に存在するため、素子劣
化量を検出するためのセンサ素子としては、特性劣化を
検出する時以外のいはば待機時には(C)の曲線となる
ように最悪劣化条件にゲート端子電圧を設定する。(c
)の曲線に示されるリーク電流は、n形MOSトランジ
スタのソース・ドレイン端子間で流れている。
放射線照射時に印加されているゲート端子電圧に依存す
る。第3図は、n形MOSトランジスタの直流特性の劣
化状況を示している。ゲート端子電圧Vaが(b)の低
電位(Va=OV) と(C)の高電位(例えばVc=
5V)では、照射後の直流特性が異なり、しきい値電圧
を表わす点りが、Va=5V照射ではVa=OV照射に
比ヘテゲート端子電圧Vaの負方向に移動するとともに
、vGくOの領域では、ドレイン電流Ioにリーク電流
がみられている。このように、ゲート端子に高電位V
H1g hを印加した状態が放射線による素子劣化の最
悪条件となり、リーク電流の増加が顕著となる。半導体
集積回路中のn形MOSトランジスタの劣化曲線は、(
b)の曲線と(c)の曲線の間に存在するため、素子劣
化量を検出するためのセンサ素子としては、特性劣化を
検出する時以外のいはば待機時には(C)の曲線となる
ように最悪劣化条件にゲート端子電圧を設定する。(c
)の曲線に示されるリーク電流は、n形MOSトランジ
スタのソース・ドレイン端子間で流れている。
第4図は、n形MOS)−ランジスタを上から見たレイ
アウトパターンを示している。スイッチング動作のため
のドレイン電流7は、LOGO8酸化膜形成境界6内部
を流れるが、上記に示したソース・ドレイン端子間リー
ク電流8は、LOGO8酸化膜形成境界6周辺のゲート
電極5の下をトレイン領域9からソース領域10に向か
って流れる。第4図のEE’断面構造略図を第5図に示
すが、上記ソース・ドレイン端子間リーク電流は、LO
GO5酸化膜12とゲート酸化膜11の境界近傍15で
流れている。すなわち、上記ソース・ドレイン端子間リ
ーク電流は、活性領域のn形MOSトランジスタと並列
に存在し、厚いゲート酸化膜厚を有する寄生n形MOS
トランジスタのトレイン電流成分と考えることができる
。
アウトパターンを示している。スイッチング動作のため
のドレイン電流7は、LOGO8酸化膜形成境界6内部
を流れるが、上記に示したソース・ドレイン端子間リー
ク電流8は、LOGO8酸化膜形成境界6周辺のゲート
電極5の下をトレイン領域9からソース領域10に向か
って流れる。第4図のEE’断面構造略図を第5図に示
すが、上記ソース・ドレイン端子間リーク電流は、LO
GO5酸化膜12とゲート酸化膜11の境界近傍15で
流れている。すなわち、上記ソース・ドレイン端子間リ
ーク電流は、活性領域のn形MOSトランジスタと並列
に存在し、厚いゲート酸化膜厚を有する寄生n形MOS
トランジスタのトレイン電流成分と考えることができる
。
ここで、p形基板14に負電圧を印加すると、基板バイ
アス効果により、MoSトランジスタのしきい値電圧が
正電圧方向に移動する。この特性を利用することにより
、ソース・ドレイン端子間リーク電流を減少させること
ができる。
アス効果により、MoSトランジスタのしきい値電圧が
正電圧方向に移動する。この特性を利用することにより
、ソース・ドレイン端子間リーク電流を減少させること
ができる。
しきい値電圧V t hと基板電圧VH8との間には、
以下の関係がある。
以下の関係がある。
・・・(1)
ここで、VFRはフラットバンド電圧、φFは基板のフ
ェルミレベル、εは基板の誘電率、Nは基板の不純物濃
度、Co xは単位面積あたりの酸化膜容量、qは製電
荷量である。
ェルミレベル、εは基板の誘電率、Nは基板の不純物濃
度、Co xは単位面積あたりの酸化膜容量、qは製電
荷量である。
(1)式から、基板電圧Vasのしきい値電圧Vthへ
の依存性は、酸化膜容量C0Xが小さいほど大きいこと
になるが、活性領域のMoSトランジスタに比べて寄生
領域のMOSトランジスタの酸化膜厚が厚いので、この
部分の酸化膜容量は小さく、したがって基板電圧を与え
ることにより寄生MOSトランジスタのしきい値電圧変
化が大きくなり、リーク電流成分が減少する。
の依存性は、酸化膜容量C0Xが小さいほど大きいこと
になるが、活性領域のMoSトランジスタに比べて寄生
領域のMOSトランジスタの酸化膜厚が厚いので、この
部分の酸化膜容量は小さく、したがって基板電圧を与え
ることにより寄生MOSトランジスタのしきい値電圧変
化が大きくなり、リーク電流成分が減少する。
第6図は、放射線照射後のn形MoSトランジスタの直
流特性における基板電圧Vss依存性を示している。
Vas を大きくするにしたがって、リーク電流成分
が減少する。
流特性における基板電圧Vss依存性を示している。
Vas を大きくするにしたがって、リーク電流成分
が減少する。
以下、本発明の作用をさらに第6図及び第7図を用いて
説明する。第7図は、素子劣化補償回路の概念図を示し
ている。素子劣化検出素子となるn形MoSトランジス
タ16のドレイン端子に、電流検出回路17が接続され
、その出力信号が基板電圧発生回路18に接続されてい
る。n形MOSトランジスタ16のゲート端子は、スイ
ッチSW1を通して高電位VHtgh(例えば5v)、
スイッチSW2を通して低電位VLOII(例えばOV
)に接続される。劣化検出時には、スイッチSW2がオ
ンとなりスイッチSWIがオフとなる。ゲート端子が例
えばOvとなるため、劣化したn形MOSトランジスタ
の直流特性は、第6図の曲線(、)となり、ドレイン端
子には電流Isが流れる。電流Isは、電流検出回路1
7中において基準電流と比較され、リーク電流が流れて
いる場合には、基板電圧発生回路18に基板電圧を大き
くするように信号を伝送する。基板電圧発生回路18か
らの出力は、n形MOSトランジスタ16及び半導体集
積回路(本体)19に接続されているため、半導体チッ
プ全体のn形MOSトランジスタのリーク電流を抑える
ことが可能となる。
説明する。第7図は、素子劣化補償回路の概念図を示し
ている。素子劣化検出素子となるn形MoSトランジス
タ16のドレイン端子に、電流検出回路17が接続され
、その出力信号が基板電圧発生回路18に接続されてい
る。n形MOSトランジスタ16のゲート端子は、スイ
ッチSW1を通して高電位VHtgh(例えば5v)、
スイッチSW2を通して低電位VLOII(例えばOV
)に接続される。劣化検出時には、スイッチSW2がオ
ンとなりスイッチSWIがオフとなる。ゲート端子が例
えばOvとなるため、劣化したn形MOSトランジスタ
の直流特性は、第6図の曲線(、)となり、ドレイン端
子には電流Isが流れる。電流Isは、電流検出回路1
7中において基準電流と比較され、リーク電流が流れて
いる場合には、基板電圧発生回路18に基板電圧を大き
くするように信号を伝送する。基板電圧発生回路18か
らの出力は、n形MOSトランジスタ16及び半導体集
積回路(本体)19に接続されているため、半導体チッ
プ全体のn形MOSトランジスタのリーク電流を抑える
ことが可能となる。
以上ではn型MO8)−ランジスタにより作用を説明し
たが、上記の劣化機構や本発明の作用はCMOSトラン
ジスタ等の半導体素子にも同様にあてはまる。
たが、上記の劣化機構や本発明の作用はCMOSトラン
ジスタ等の半導体素子にも同様にあてはまる。
以下1本発明の実施例について述べる。第1図は本発明
の第1の実施例のブロック図、第8図は、素子劣化補償
回路のブロック図である。第1図に示すように、半導体
チップ1上に、基本ゲート回路を含む信号処理半導体集
積回路2および素子劣化補償回路4が形成されている。
の第1の実施例のブロック図、第8図は、素子劣化補償
回路のブロック図である。第1図に示すように、半導体
チップ1上に、基本ゲート回路を含む信号処理半導体集
積回路2および素子劣化補償回路4が形成されている。
この素子劣化補償回路4は、第8図に示すように、少く
とも2個の素子劣化検出用センサ回路21と、センサ回
路のうち何れか1個の電流入力端子と電流検出回路17
を接続させるためのセンサ制御回路20と、電流検出回
路17の出力により制御される基板電圧発生回路18か
らなる。例えば、4個のセンサ回路を設けた場合には、
センサ制御回路20からの出力信号を第9図のタイムチ
ャートに示すように設定することにより、各々のセンサ
回路に含まれるn形MOSトランジスタは待機状態とな
り、概ね最悪劣化条件を保持することができる。
とも2個の素子劣化検出用センサ回路21と、センサ回
路のうち何れか1個の電流入力端子と電流検出回路17
を接続させるためのセンサ制御回路20と、電流検出回
路17の出力により制御される基板電圧発生回路18か
らなる。例えば、4個のセンサ回路を設けた場合には、
センサ制御回路20からの出力信号を第9図のタイムチ
ャートに示すように設定することにより、各々のセンサ
回路に含まれるn形MOSトランジスタは待機状態とな
り、概ね最悪劣化条件を保持することができる。
第10図はセンサ回路の一例を示す。センサとなるn形
MoSトランジスタ24のドレイン端子とセンサ回路の
スイッチングを行うn形MOSトランジスタ25のソー
ス端子が接続され、両トランジスタの基板電圧34は、
第8図の基板電圧発生回路により与えられる。また、n
形MoSトランジスタ24のゲート端子はインバータ回
路23を通して、n形MOSトランジスタ25のゲート
端子に接続され、第8図のセンサ制御回路出力に接続さ
れている。このため、センサ制御回路20からオフ信号
(電圧O■)を受ける待機時では、インバータ回路23
の出力がオン(例えば電圧5V)となり、センサとなる
n形MOSトランジスタ24のゲート端子には高電圧(
例えばVc=5V)が印加され、最悪劣化状態となる。
MoSトランジスタ24のドレイン端子とセンサ回路の
スイッチングを行うn形MOSトランジスタ25のソー
ス端子が接続され、両トランジスタの基板電圧34は、
第8図の基板電圧発生回路により与えられる。また、n
形MoSトランジスタ24のゲート端子はインバータ回
路23を通して、n形MOSトランジスタ25のゲート
端子に接続され、第8図のセンサ制御回路出力に接続さ
れている。このため、センサ制御回路20からオフ信号
(電圧O■)を受ける待機時では、インバータ回路23
の出力がオン(例えば電圧5V)となり、センサとなる
n形MOSトランジスタ24のゲート端子には高電圧(
例えばVc=5V)が印加され、最悪劣化状態となる。
また、センサ制御回路2oからオン状態(電圧5V)を
受ける劣化検出時には、インバータ回路238力はオフ
(電圧OV)となり、n形MOSトランジスタ24のゲ
ート端子には低電圧(Va=OV)が印加され、トラン
ジスタがオフ時のリーク電流量の検出が可能となる。
受ける劣化検出時には、インバータ回路238力はオフ
(電圧OV)となり、n形MOSトランジスタ24のゲ
ート端子には低電圧(Va=OV)が印加され、トラン
ジスタがオフ時のリーク電流量の検出が可能となる。
第11図に電流検出回路17の一例を示す。第10図の
配線32は第11図の配線31に接続され、電流入力と
なる。p形MoSトランジスタ対27.28からなるカ
レントミラー回路によりセンサを流れる電流Isは、基
準電流工、と比較される。P形MOSトランジスタ30
のゲート端子電圧vG1は、Is<Irならば上昇し、
p形MOSトランジスタ30はオフ状態となり、出力端
子電圧vG2が低下する。また、工5)IrならばvG
lが低下し、p形MOSトランジスタ30がオン状態と
なり、vG2が上昇する。すなわち、センサとなるnM
o5トランジスタ24のリーク電流Isが増加し、基準
電流■、より大きくなると、電流検出回路17の出力電
圧が上昇(例えばオン状態)し、基準電流工、以下なら
ば電流検出回路17の出力電圧が低下(例えばオフ状態
)となる。尚、本回路に用いられているn形MOSトラ
ンジスタの基板電圧を供給する配線35は基板電圧発生
回路18の出力に接続されている。
配線32は第11図の配線31に接続され、電流入力と
なる。p形MoSトランジスタ対27.28からなるカ
レントミラー回路によりセンサを流れる電流Isは、基
準電流工、と比較される。P形MOSトランジスタ30
のゲート端子電圧vG1は、Is<Irならば上昇し、
p形MOSトランジスタ30はオフ状態となり、出力端
子電圧vG2が低下する。また、工5)IrならばvG
lが低下し、p形MOSトランジスタ30がオン状態と
なり、vG2が上昇する。すなわち、センサとなるnM
o5トランジスタ24のリーク電流Isが増加し、基準
電流■、より大きくなると、電流検出回路17の出力電
圧が上昇(例えばオン状態)し、基準電流工、以下なら
ば電流検出回路17の出力電圧が低下(例えばオフ状態
)となる。尚、本回路に用いられているn形MOSトラ
ンジスタの基板電圧を供給する配線35は基板電圧発生
回路18の出力に接続されている。
第12図に基板電圧発生回路の一例を示す。本回路は、
第8図の電流検出回路17出力をデジタル信号として処
理している。電流検出回路17の出力は、2人力NAN
D回路38の一方の入力に接続され、他方はリングオシ
レータ45の出力に接続されている。また、ダイオード
41.42および容量素子40.43によりチャージポ
ンプ回路46が構成されている。チャージポンプ回路4
6の入力はバッファ回路39を通して行う。本回路では
、電流検出回路17の出力がオン状態(リーク電流量)
のときだけ、リングオシレータ45の出力がチャージポ
ンプ回路46に伝えられ、約−3Vまでの負電圧が配線
44に発生する。
第8図の電流検出回路17出力をデジタル信号として処
理している。電流検出回路17の出力は、2人力NAN
D回路38の一方の入力に接続され、他方はリングオシ
レータ45の出力に接続されている。また、ダイオード
41.42および容量素子40.43によりチャージポ
ンプ回路46が構成されている。チャージポンプ回路4
6の入力はバッファ回路39を通して行う。本回路では
、電流検出回路17の出力がオン状態(リーク電流量)
のときだけ、リングオシレータ45の出力がチャージポ
ンプ回路46に伝えられ、約−3Vまでの負電圧が配線
44に発生する。
本発明の第2の実施例を第13図を用いて説明する。第
2の実施例では、第8図に示す第1の実施例に対して基
板電圧の制御性を高めるために、電流検出回路17の出
力信号をアナログ信号としてとらえている。ここでは、
第8図の基板電圧発生回路18に第13図を用いた。
2の実施例では、第8図に示す第1の実施例に対して基
板電圧の制御性を高めるために、電流検出回路17の出
力信号をアナログ信号としてとらえている。ここでは、
第8図の基板電圧発生回路18に第13図を用いた。
電流検出回路17の出力は、n形MOSトランジスタ4
8のゲート端子に伝えられ、しきい値電圧分のレベルシ
フトが行われたのち、n形MOSトランジスタ49およ
び50のドレイン端子に伝えられる。n形MoSトラン
ジスタ49および51のゲート端子にはそれぞれ、位相
が180°異ったクロック信号φ、φが印加され、容量
53に電荷が蓄積される。n形トランジスタ50および
52についてもクロック信号φ、φが与えられ、容量5
2に電荷が蓄積される。容量53.54.58およびダ
イオード素子55.56.57により2段のチャージポ
ンプ回路が組まれ、配線44に負電圧の基板電圧出力が
得られる。
8のゲート端子に伝えられ、しきい値電圧分のレベルシ
フトが行われたのち、n形MOSトランジスタ49およ
び50のドレイン端子に伝えられる。n形MoSトラン
ジスタ49および51のゲート端子にはそれぞれ、位相
が180°異ったクロック信号φ、φが印加され、容量
53に電荷が蓄積される。n形トランジスタ50および
52についてもクロック信号φ、φが与えられ、容量5
2に電荷が蓄積される。容量53.54.58およびダ
イオード素子55.56.57により2段のチャージポ
ンプ回路が組まれ、配線44に負電圧の基板電圧出力が
得られる。
本実施例では、常時チャージポンプ回路にクロツクφ、
φが印加され、チャージポンプ出力電圧が入力電圧の高
低により制御されているため、安定した基板電圧を提供
することができる。尚、低い入力電圧に対しても例えば
−5V程度の負電圧を提供するために、2段のチャージ
ポンプ回路を用いている。
φが印加され、チャージポンプ出力電圧が入力電圧の高
低により制御されているため、安定した基板電圧を提供
することができる。尚、低い入力電圧に対しても例えば
−5V程度の負電圧を提供するために、2段のチャージ
ポンプ回路を用いている。
本発明の第3の実施例を第14図を用いて説明する。本
実施例では、素子劣化検出用のセンサは1個であり、n
形MOSトランジスタ24を用いている。n形MO8)
−ランジスタ24のゲート端子入力には、コントロール
信号Vcが印加され、待機時には■。=5Vが印加され
、最悪劣化条件となっている。このとき、ドレイン電流
が流れるため、電流検出回路17の出力がHi g h
状態となり、後段のチャージポンプ回路を起動させてし
まう。そこで、電流検出回路17の出力端に3人力NA
ND回路を設け、その1人力として、コントロール信号
V。の反転信号を与えた。このことにより、待機時にお
いては3人力NAND回路の出力はHi ghレベル、
すなわち、バッファ回路39の出力がLowレベルとな
り、後段のチャージポンプ回路は一定の負電圧出力状態
を保持する。
実施例では、素子劣化検出用のセンサは1個であり、n
形MOSトランジスタ24を用いている。n形MO8)
−ランジスタ24のゲート端子入力には、コントロール
信号Vcが印加され、待機時には■。=5Vが印加され
、最悪劣化条件となっている。このとき、ドレイン電流
が流れるため、電流検出回路17の出力がHi g h
状態となり、後段のチャージポンプ回路を起動させてし
まう。そこで、電流検出回路17の出力端に3人力NA
ND回路を設け、その1人力として、コントロール信号
V。の反転信号を与えた。このことにより、待機時にお
いては3人力NAND回路の出力はHi ghレベル、
すなわち、バッファ回路39の出力がLowレベルとな
り、後段のチャージポンプ回路は一定の負電圧出力状態
を保持する。
本実施例において、コントロール信号VcをLOW (
Vc”OV)とする時間をHl g h (Vc= 5
V)とする時間よりも少くとも短くすることにより、概
ね最悪劣化条件を模擬することができ、素子劣化の補償
が可能となった。
Vc”OV)とする時間をHl g h (Vc= 5
V)とする時間よりも少くとも短くすることにより、概
ね最悪劣化条件を模擬することができ、素子劣化の補償
が可能となった。
本発明の第4の実施例を第15図を用いて説明する。本
実施例では、半導体チップ1上に存在するメモリ等の各
機能ブロック62.63.64中に素子劣化検出用のセ
ンサ回路65.66.67を設けられ、またこれらセン
サ回路65.66.67の出力は各々電流検出回路17
に接続され、さらに、その出力をNOR回路等を用いて
比較することができる。これにより、最も劣化の著しい
センサの出力により半導体チップ1の基板電圧を制御す
ることが可能となる。また、本実施例では、各機能ブロ
ック毎に、基板電圧を制御できるように、各々のセンサ
回路65.66.67中に、基板電圧発生回路を設ける
こともできる。
実施例では、半導体チップ1上に存在するメモリ等の各
機能ブロック62.63.64中に素子劣化検出用のセ
ンサ回路65.66.67を設けられ、またこれらセン
サ回路65.66.67の出力は各々電流検出回路17
に接続され、さらに、その出力をNOR回路等を用いて
比較することができる。これにより、最も劣化の著しい
センサの出力により半導体チップ1の基板電圧を制御す
ることが可能となる。また、本実施例では、各機能ブロ
ック毎に、基板電圧を制御できるように、各々のセンサ
回路65.66.67中に、基板電圧発生回路を設ける
こともできる。
本発明を用いた半導体集積回路は、電離性放射線環境下
においても、n形MOSトランジスタのソース・ドレイ
ン端子間のリーク電流の増加が抑えられるので、特に、
CMO8半導体回路において消費電力の増加を抑えるこ
とができる。
においても、n形MOSトランジスタのソース・ドレイ
ン端子間のリーク電流の増加が抑えられるので、特に、
CMO8半導体回路において消費電力の増加を抑えるこ
とができる。
特に、半導体回路中の素子特性の劣化を、最悪条件を考
慮して検出するため、例えば1万ゲ一ト以上の規模の半
導体集積回路中においても、最大の劣化を生じる素子を
基準に基板電圧制御を行い、素子・回路特性の劣化を補
償することが可能となる。さらに、マクロセル・ASI
Cセル等の従来の半導体集積回路を放射線環境下で用い
る場合、放射線量10’rad (S i 02)で、
消費電流の増加が目立っていたが、本発明を用いること
により10’rad (S i O2)以上まで、消費
電流の増加を抑えることが可能となった。
慮して検出するため、例えば1万ゲ一ト以上の規模の半
導体集積回路中においても、最大の劣化を生じる素子を
基準に基板電圧制御を行い、素子・回路特性の劣化を補
償することが可能となる。さらに、マクロセル・ASI
Cセル等の従来の半導体集積回路を放射線環境下で用い
る場合、放射線量10’rad (S i 02)で、
消費電流の増加が目立っていたが、本発明を用いること
により10’rad (S i O2)以上まで、消費
電流の増加を抑えることが可能となった。
第1図は本発明の第1の実施例を示す回路ブロック図、
第2図はn形MOSトランジスタの放射線照射前後の直
流特性の変化を示す図、第3図はn形MOSトランジス
タの直流特性において、放射線照射時のゲート端子印加
電圧の依存性を示す図、第4図はn#MOSトランジス
タのレイアウト概略図とリーク電流発生経路を示す図、
第5図は第4図においてゲート電極直下の素子断面構造
を示す図、第6図はn形MOSトランジスタの直流特性
において基板電圧の効果を示す図、第7図は本発明の劣
化補償機構のブロック図、第8図は第1の実施例におけ
る補償回路ブロック図、第9図はセンサ制御回路の出力
電圧のタイムチャート図、第10図は第1の実施例にお
けるセンサ回路図、第11図は第1の実施例における電
流検出回路図、第12図は第1の実施例における基板電
圧発生回路図、第13図は第2の実施例における基板電
圧発生回路図、第14図は第3の実施例における劣化補
償回路構成図、第15図は第4の実施例における劣化補
償回路配置ブロック図である。 符号の説明 1・・・半導体チップ 2・・・半導体集積回路3
.22・・・センサ回路ブロック 4・・・劣化補償回路 5・・・ゲート端子6・・
・LOGO3酸化膜形成境界 7・・・スイッチング電流 8・・・リーク電流9・・
・ドレイン領域 10・・ソース領域11・・・ゲ
ート酸化膜 12・・・LOCO8酸化膜13・・・
ポリSiゲート 14・・・Si基板15・・・リーク
電流発生領域 16.24・・・n形MOSトランジスタを用いたセン
サ素子 17・・・電流検出回路 18・・・基板電圧発生回
路19・・・半導体集積回路 20・・・センサ制御回
路21・・・センサ回路 23.39.60・・インバータ回路 25.33.36.48.49.50.51.52・・
・n形MOSトランジスタ 26・・・電流源 27.28.29.3゜ ・・P形MOSトランジスタ 31・・・電流出力端子 32・・・センサ回路電流入力端子 34・・・基板電圧入力端子 35・・・電流検出回路出力端子 37.47・・・電源端子 38・・・2人力NAND回路 40.43.53.54.58・・・容量素子41.4
2.55.56.57 ・・・ダイオード素子 44・・・基板電圧発生端子 45・・・リングオシレータ 46・・・チャージポンプ回路 59・・・3人力NAND回路 61・・・劣化検出制御信号
第2図はn形MOSトランジスタの放射線照射前後の直
流特性の変化を示す図、第3図はn形MOSトランジス
タの直流特性において、放射線照射時のゲート端子印加
電圧の依存性を示す図、第4図はn#MOSトランジス
タのレイアウト概略図とリーク電流発生経路を示す図、
第5図は第4図においてゲート電極直下の素子断面構造
を示す図、第6図はn形MOSトランジスタの直流特性
において基板電圧の効果を示す図、第7図は本発明の劣
化補償機構のブロック図、第8図は第1の実施例におけ
る補償回路ブロック図、第9図はセンサ制御回路の出力
電圧のタイムチャート図、第10図は第1の実施例にお
けるセンサ回路図、第11図は第1の実施例における電
流検出回路図、第12図は第1の実施例における基板電
圧発生回路図、第13図は第2の実施例における基板電
圧発生回路図、第14図は第3の実施例における劣化補
償回路構成図、第15図は第4の実施例における劣化補
償回路配置ブロック図である。 符号の説明 1・・・半導体チップ 2・・・半導体集積回路3
.22・・・センサ回路ブロック 4・・・劣化補償回路 5・・・ゲート端子6・・
・LOGO3酸化膜形成境界 7・・・スイッチング電流 8・・・リーク電流9・・
・ドレイン領域 10・・ソース領域11・・・ゲ
ート酸化膜 12・・・LOCO8酸化膜13・・・
ポリSiゲート 14・・・Si基板15・・・リーク
電流発生領域 16.24・・・n形MOSトランジスタを用いたセン
サ素子 17・・・電流検出回路 18・・・基板電圧発生回
路19・・・半導体集積回路 20・・・センサ制御回
路21・・・センサ回路 23.39.60・・インバータ回路 25.33.36.48.49.50.51.52・・
・n形MOSトランジスタ 26・・・電流源 27.28.29.3゜ ・・P形MOSトランジスタ 31・・・電流出力端子 32・・・センサ回路電流入力端子 34・・・基板電圧入力端子 35・・・電流検出回路出力端子 37.47・・・電源端子 38・・・2人力NAND回路 40.43.53.54.58・・・容量素子41.4
2.55.56.57 ・・・ダイオード素子 44・・・基板電圧発生端子 45・・・リングオシレータ 46・・・チャージポンプ回路 59・・・3人力NAND回路 61・・・劣化検出制御信号
Claims (1)
- 【特許請求の範囲】 1、チップ上に、半導体素子により所要の信号処理動作
をする集積回路と、上記半導体素子の特性劣化を補償す
る回路とを有し、該特性劣化を補償する回路は、上記半
導体素子と同じ半導体素子を特性劣化のセンサとして含
むセンサ回路と、該センサ素子の電流を検出する回路と
、該回路の出力により半導体素子に所要の基板バイアス
電圧を与える回路とを有して、上記センサ素子の特性劣
化を検出して該センサ素子および上記集積回路の半導体
素子の基板バイアス電圧を制御し上記半導体素子の特性
劣化を補償する半導体集積回路において、上記センサ素
子の特性劣化の検出時に該素子のリーク電流を検出する
手段と、該素子の特性劣化検出時以外は該素子を最悪劣
化状況下におく手段とを備えることを特徴とする半導体
集積回路。 2、上記、センサ素子のリーク電流を検出する手段は、
該素子をオフ状態にするゲート電圧条件で該素子の電流
を検出するものであり、上記、センサ素子を最悪劣化状
況下におく手段は、該素子をオン状態にするゲート電圧
条件を保持するものであることを特徴とする請求項1記
載の半導体集積回路。 3、上記、センサ素子の特性劣化検出時の時間をそれ以
外の最悪劣化状況下におく時間より短いものとすること
を特徴とする請求項1乃至2記載の半導体集積回路。 4、上記、センサ素子の電流検出は、n型MOSトラン
ジスタのソース・ドレイン間電流を検出するものである
ことを特徴とする請求項1乃至3記載の半導体集積回路
。 5、上記、半導体素子の特性劣化を補償する回路をチッ
プ中の機能ブロック毎に設けることを特徴とする請求項
1乃至4記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021961A JPH03228360A (ja) | 1990-02-02 | 1990-02-02 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021961A JPH03228360A (ja) | 1990-02-02 | 1990-02-02 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03228360A true JPH03228360A (ja) | 1991-10-09 |
Family
ID=12069668
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021961A Pending JPH03228360A (ja) | 1990-02-02 | 1990-02-02 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03228360A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005515636A (ja) * | 2002-01-15 | 2005-05-26 | ハネウェル・インターナショナル・インコーポレーテッド | nチャンネル・トランジスタおよびpチャンネル・トランジスタ用の、正のボディ・バイアスでの適応閾値電圧制御 |
JP2009225521A (ja) * | 2008-03-14 | 2009-10-01 | Ricoh Co Ltd | チャージポンプ回路 |
US8008659B2 (en) | 2004-11-01 | 2011-08-30 | Nec Corporation | Semiconductor integrated circuit device |
JP2020191644A (ja) * | 2020-07-15 | 2020-11-26 | 三菱重工業株式会社 | 補償回路及び補償回路の製造方法 |
-
1990
- 1990-02-02 JP JP2021961A patent/JPH03228360A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005515636A (ja) * | 2002-01-15 | 2005-05-26 | ハネウェル・インターナショナル・インコーポレーテッド | nチャンネル・トランジスタおよびpチャンネル・トランジスタ用の、正のボディ・バイアスでの適応閾値電圧制御 |
US8008659B2 (en) | 2004-11-01 | 2011-08-30 | Nec Corporation | Semiconductor integrated circuit device |
JP2009225521A (ja) * | 2008-03-14 | 2009-10-01 | Ricoh Co Ltd | チャージポンプ回路 |
JP2020191644A (ja) * | 2020-07-15 | 2020-11-26 | 三菱重工業株式会社 | 補償回路及び補償回路の製造方法 |
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