JP3250711B2 - 低電圧soi型論理回路 - Google Patents
低電圧soi型論理回路Info
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Description
動作可能なSOI(Silicon On Insulator)型の電界効
果トランジスタを用いた低電圧SOI型論理回路に関す
る。
すような回路が知られている。これは、バルク型のCM
OS回路を用いたもので、特開平6−29834号公
報、または、S.Mutoh, et al. "1V HIGH SPEED DIGITAL
CIRCUIT TECHNOLOGY WITH 0.5μm MULTI-THRESHOLD CM
OS", IEEE, 1993 、186−189ページに記載された
回路である。
電源スイッチ用MOSFET4と、低電位電源線2に接
続された電源スイッチ用MOSFET5との間に、CM
OS論理回路群3を接続した基本構成を有している。こ
こで、電源スイッチ用MOSFET4および5は、高し
きい値電圧のMOSFETであり、論理回路群3は、低
しきい値電圧のMOSFETから構成されている。
ET4および5のゲートには、スリープ信号SLと、そ
の反転信号*SLがそれぞれ供給され、論理回路群3の
待機時(スリープ時)には、信号SLが高レベルとさ
れ、MOSFET4および5をオフとし、論理回路群3
への電源供給を停止する。逆に、論理回路群3の動作時
には、スリープ信号SLが低レベルとされ、MOSFE
T4および5をオンとして、論理回路群3に電源供給す
る。
は、動作速度は速いが遮断時のリーク電流は大きく、逆
に高しきい値電圧のMOSFETは、動作速度は遅いが
遮断時のリーク電流は小さいという特性をもっている。
したがって、図1の回路は、スリープ時には小さなリー
ク電流を維持しつつ、論理回路群3の動作時には、高速
動作を持続することが可能となる。
回路では、論理回路群3のMOSFETの各基板が、高
電位電源線1または低電位電源線2にそれぞれ接続され
ている点である。これは、基板バイアスを印加すること
によって、バルク型のCMOS回路で起こりやすいラッ
チアップによる誤動作を防止するためである。なお、上
記Mutoh, et al. の論文のFig. 1では、論理回路群のM
OSFETの基板がどこにも接続されていないかのよう
に記されているが、これは表記上の便宜のためであり、
実際には、これらのMOSFETの基板も、それぞれの
電源線に接続されている。
回路に適用しようとすると、素子面積が増大するという
問題がある。以下、この点について説明する。
造を示す断面図である。シリコン基板11上に埋込酸化
膜12が形成され、その上には、単結晶シリコン層から
なるアクティブ領域13が形成されている。このアクテ
ィブ領域13は、ソース131、ドレイン132、およ
びそれらに挟まれたボディ部133からなっている。ア
クティブ領域13は、ゲート酸化膜14で覆われ、ゲー
ト酸化膜14上にゲート電極15が形成されている。こ
のゲート電極15に電圧を印加することによって、ボデ
ィ部133の上部にチャンネル部134が形成される。
このように、アクティブ領域13は、ソース131、ド
レイン132、およびボディ部133からなり、ボディ
部133は、埋込酸化膜12によって、シリコン基板1
1から絶縁されている。
板へのバイアスの印加方法を示し、図3(B)は、SO
I型MOSFETのボディ部へのバイアスの印加方法を
示す。図3(A)に示すバルク型PMOSFETでは、
基板内にN型のウェル20が形成され、その中にP+ 型
のソース21とドレイン22が形成されるとともに、ウ
ェル20上面にゲート酸化膜を介してゲート電極23が
形成されている。また、ウェル20内には、バイアス用
N+ 領域24が形成され、コンタクト25を通して、シ
リコン上部から電位が印加できるようにしている。
FETは、図2に示すように、ボディ部133がシリコ
ン基板11から絶縁されているために、接続部34Aに
よって、ボディ部133をバイアス用領域34に接続
し、そこにコンタクト35を形成する構造にしなければ
ならなかった。
ルク型MOSFETと比較して、バイアス用領域が増大
し、その分だけ占有面積が増大するという欠点があっ
た。特に、論理回路群3を構成するMOSFETのサイ
ズの増大は、回路面積の増大をきたし、集積度を低下さ
せるという問題があった。
は、高速動作および高集積が可能な低電圧SOI型論理
回路を提供することである。
と、第2の電源線と、ソースとボディ部が前記第1の電
源線に接続されたSOI(Silicon On In
sulator)型の第1の電界効果トランジスタと、
ソースとボディ部が前記第2の電源線に接続されたSO
I型の第2の電界効果トランジスタと、前記第1の電界
効果トランジスタのドレインと前記第2の電界効果トラ
ンジスタのドレインとの間に接続された論理回路とを具
備し、前記論理回路は、SOI型電界効果トランジスタ
から構成され、該SOI型電界効果トランジスタのボデ
ィ部をフローティング状態とし、前記第1の電界効果ト
ランジスタのゲートと前記第2の電界効果トランジスタ
のゲートに供給される信号によって、前記第1の電源線
と前記論理回路、および前記第2の電源線と前記論理回
路との間の接続をオン/オフすることを特徴とする。
電源線と、ソースが前記第1の電源線に接続され、ボデ
ィ部がゲートに接続されたSOI型の第1の電界効果ト
ランジスタと、ソースが前記第2の電源線に接続され、
ボディ部がゲートに接続されたSOI型の第2の電界効
果トランジスタと、前記第1の電界効果トランジスタの
ドレインと前記第2の電界効果トランジスタのドレイン
との間に接続された論理回路とを具備し、前記論理回路
は、SOI型電界効果トランジスタから構成され、該S
OI型電界効果トランジスタのボディ部をフローティン
グ状態とし、前記第1の電界効果トランジスタのゲート
と前記第2の電界効果トランジスタのゲートに供給され
る信号によって、前記第1の電源線と前記論理回路、お
よび前記第2の電源線と前記論理回路との間の接続をオ
ン/オフすることを特徴とする。
電界効果トランジスタのボディ部の不純物濃度を調整し
て、該ボディ部を完全空乏化状態とするとともに、前記
第1の電界効果トランジスタのボディ部および前記第2
の電界効果トランジスタのボディ部の不純物濃度を調整
して、該ボディ部を部分空乏化状態としたことを特徴と
する。
電界効果トランジスタのボディ部の不純物濃度を調整
し、該ボディ部に形成される空乏層の厚さが、以下の式
で与えられる空乏層幅W以上となるようにし、前記第1
の電界効果トランジスタのボディ部および前記第2の電
界効果トランジスタのボディ部の不純物濃度を調整し、
該ボディ部に形成される空乏層の厚さが、前記空乏層幅
Wより小さくなるように設定したことを特徴とする。
ンジスタのボディ部の厚さを100nm以下、その不純
物濃度を1×1017cm-3以下とし、該ボディ部を完全
空乏化状態とするとともに、前記第1の電界効果トラン
ジスタのボディ部および前記第2の電界効果トランジス
タのボディ部の厚さを100nm以下、その不純物濃度
を1×1017cm-3より大に設定して、該ボディ部を部
分空乏化状態としたことを特徴とする。
電源線と、ソースとボディ部が前記第1の電源線に接続
されたSOI型の電源スイッチ用電界効果トランジスタ
と、前記電源スイッチ用電界効果トランジスタのドレイ
ンと前記第2の電源線との間に接続された論理回路とを
具備し、前記論理回路は、SOI型電界効果トランジス
タから構成され、該SOI型電界効果トランジスタのボ
ディ部をフローティング状態とし、前記電源スイッチ用
電界効果トランジスタのゲートに供給される信号によっ
て、前記第1の電源線と前記論理回路との間の接続をオ
ン/オフすることを特徴とする。
電源線と、ソースが前記第1の電源線に接続され、ボデ
ィ部がゲートに接続されたSOI型の電源スイッチ用電
界効果トランジスタと、前記電源スイッチ用電界効果ト
ランジスタのドレインと前記第2の電源線との間に接続
された論理回路とを具備し、前記論理回路は、SOI型
電界効果トランジスタから構成され、該SOI型電界効
果トランジスタのボディ部をフローティング状態とし、
前記電源スイッチ用電界効果トランジスタのゲートに供
給される信号によって、前記第1の電源線と前記論理回
路との間の接続をオン/オフすることを特徴とする。
電界効果トランジスタのボディ部の不純物濃度を調整し
て、該ボディ部を完全空乏化状態とするとともに、前記
電源スイッチ用電界効果トランジスタのボディ部の不純
物濃度を調整して、該ボディ部を部分空乏化状態とした
ことを特徴とする。
電界効果トランジスタのボディ部の不純物濃度を調整
し、該ボディ部に形成される空乏層の厚さが、以下の式
で与えられる空乏層幅W以上となるようにし、前記電源
スイッチ用電界効果トランジスタのボディ部の不純物濃
度を調整し、該ボディ部に形成される空乏層の厚さが、
前記空乏層幅Wより小さくなるように設定したことを特
徴とする。
ンジスタのボディ部の厚さを100nm以下、その不純
物濃度を1×1017cm-3以下とし、該ボディ部を完全
空乏化状態とするとともに、前記電源スイッチ用電界効
果トランジスタのボディ部の厚さを100nm以下、そ
の不純物濃度を1×1017cm-3より大に設定して、該
ボディ部を部分空乏化状態としたことを特徴とする。
のボディ部をフローティング状態とした点を特徴とす
る。これによって、論理回路を構成するMOSFETに
おいては、従来必要であったバイアス用領域および接続
部が不要となり、素子面積の増大を防ぐことができる。
また、ボディ部をフローティング状態としたNMOSF
ET(PMOSFET)では、ドレインからボディ部へ
正孔(電子)が流入して(インパクト・イオン化)、ボ
ディ部の電位が上がり(下がり)、ボディ部とソースと
の間の電圧の絶対値が大きくなるため、しきい値電圧が
下がり、論理回路素子の低電圧化を図ることができると
いう利点も得られる。
高しきい値電圧を実現するために、バイアス用領域と接
続部が必要であるが、このMOSFETは、論理回路ブ
ロックの両側(または片側)にのみ配置すればよく、論
理回路用MOSFETと比較して使用個数がきわめて少
ないので、回路全体の面積への影響はほとんど無視でき
る。
濃度を調節することによって、そのしきい値電圧を正確
に設定することができる。すなわち、論理回路用の低し
きい値電圧MOSFETでは、フローティング状態とし
たボディ部の不純物濃度を減らして、完全空乏化状態と
することによって、低しきい値電圧を高精度で実現する
ことができるとともに、電源スイッチ用のMOSFET
では、電源にバイアスしたボディ部の不純物濃度を増や
して、ボディ部を部分空乏化状態にすることによって、
高しきい値電圧を正確に設定することができる。
ィ部をゲートに接続して、ゲート電圧でバイアスすれ
ば、このMOSFETのしきい値電圧特性を、遮断時に
は高しきい値電圧、導通時には低しきい値電圧と、自動
的に切り替えることができる。すなわち、可変しきい値
電圧によって、より有利な電源制御を実現することがで
きる。
明する。
施例の構成を示す回路図である。
2は低電位電源線である。高電位電源線41は、電源ス
イッチ用PMOSFET44のソース端子に接続され、
低電位電源線42は、電源スイッチ用NMOSFET4
5のソース端子に接続されていている。また、MOSF
ET44のドレイン端子は、論理回路群43の高電位端
子に接続され、MOSFET45のドレイン端子は、論
理回路群43の低電位端子に接続されている。言い換え
れば、MOSFET44、論理回路群43およびMOS
FET45が直列接続され、MOSFET44および4
5を介して、論理回路群43に電源が供給される構成と
なっている。また、MOSFET44のゲート端子に
は、スリープ信号SLが加えられ、MOSFET45の
ゲート端子には、その反転信号*SLが加えられてい
る。これらの信号は、電源スイッチ用MOSFET44
および45をオン/オフ制御するための信号であり、論
理回路群43のスリープ時に、MOSFET44および
45をオフにし、論理回路群43の動作時に、MOSF
ET44および45をオンとする。
成する、すべてのMOSFETのボディ部がフローティ
ング状態に設定されていることである。すなわち、これ
らのMOSFETのボディ部には、バイアスがかけられ
ていない。一方、電源スイッチ用MOSFET44およ
び45のボディ部はバイアスされている。すなわち、M
OSFET44のボディ部が高電位電源線41に接続さ
れ、MOSFET45のボディ部が低電位電源線42に
接続されている。
ETのボディ部にバイアスをかけたときと、かけなかっ
たときの、しきい値電圧の変化を示すグラフである。横
軸はゲート・ソース間電圧VGSを示し、縦軸はドレイン
電流IDSを対数スケールで示している。VTH1 およびV
TH2 は、しきい値電圧である。図から明らかなように、
ボディ部にバイアスをかけないときには、しきい値電圧
が下がる。この理由については前述した。このように、
SOI型MOSFETでは、その製作プロセスにおい
て、特別なしきい値電圧調整用のマスクを用いなくて
も、ボディ部をバイアスするか否かによって、高しきい
値電圧のMOSFETと、低しきい値電圧のMOSFE
Tとを実現することができる。
濃度をコントロールすることによって、高精度のしきい
値電圧の調整を行っている。以下、この点を詳細に説明
する。
ETの構造を示す断面図であり、図6(B)は、電源ス
イッチ用MOSFET44および45の構造を示す断面
図である。これらの図から分かるように、論理回路群4
3用MOSFETのボディ部133Aは、その空乏層幅
Wがボディ部の厚さ以上に設定されている。すなわち、
ボディ部133Aは、完全空乏化状態にされている。一
方、電源スイッチ用MOSFETのボディ部133B
は、その空乏層幅Wがボディ部の厚さよりも小さくされ
ている。すなわち、ボディ部133Bは、部分空乏化状
態にされている。一般に、空乏層幅が大きいほど低電圧
でチャンネルが形成されるから、しきい値電圧が下が
る。したがって、論理回路群用MOSFETのしきい値
電圧は、所望の低しきい値電圧に高精度で設定され、電
源スイッチ用MOSFETのしきい値電圧は、高しきい
値電圧に高精度で設定される。
SFETでは、空乏層幅Wは、次の式で与えられる。
えられる。
空乏層幅Wを、この膜厚tSOI よりも大きくした場合、
ボディ部133Aは、完全空乏化状態となる。この状態
では、MOSFETの相互コンダクダンスgm が上昇す
るとともに、ゲート容量が低減し、MOSFETの動作
速度が向上することが知られている。
THは、次の近似式で与えられる。
OSFETのボディ部133Aを完全空乏化状態にする
ためには、アクティブ領域13の膜厚tSOI を100n
m、ゲート酸化膜14の膜厚tOXを7nm(これによる
COX=0.49μF/cm2)、ボディ部133Aの不
純物濃度Nbodyを8×1016cm-3(このときVFB=−
0.9V,2φf =+0.8V)に設定すればよい。こ
のときのしきい値電圧は、図7に示すように、0.2V
程度になり、低しきい値電圧のMOSFETを実現する
ことができる。なお、図7から分かるように、不純物濃
度を減らして空乏層幅を増大することによって、しきい
値電圧は低下する。
ィ部133Aの完全空乏化状態が実現できるが、アクテ
ィブ領域13の膜厚tSOI が100nmのときには、不
純物濃度Nbodyは、1×1017cm-3以下が好ましい。
電源スイッチ用MOSFET44および45では、ボデ
ィ部133Bを部分空乏化状態とする。たとえば、ボデ
ィ部133Bの不純物濃度Nbodyを、4×1017cm-3
に設定すると、空乏層厚W=54nmとなり、図6
(B)に示すように、ボディ部133Bを部分空乏化状
態とすることができる。このとき、VFB=−1.0V,
2φf =+0.9Vとなり、しきい値電圧が0.6V程
度の高しきい値電圧のMOSFETを実現することがで
きる。なお、アクティブ領域13の膜厚tSOI およびゲ
ート酸化膜14の膜厚tOXは論理回路用MOSFETの
ものと同じに設定される。ボディ部133Bの不純物濃
度Nbodyは、1×1017cm-3以上が好ましい。
4および45のボディ部133Bを部分空乏化状態とす
る。この部分空乏化されたボディ部133Bは、バイア
ス用領域を介して高電位電源線41と低電位電源線42
にそれぞれ接続される。このため、しきい値電圧の変動
は、従来のバルク型MOSFETと同程度に小さくでき
る。この結果、電源スイッチ用MOSFET44および
45のオン抵抗のばらつきを小さくでき、論理回路群4
3に安定した電源電圧を供給することができる。
施例の構成を示す回路図である。
源スイッチ用MOSFET44および45のボディ部1
33Bをゲート電極15に接続した点である。
スリープ時には、MOSFET44および45のしきい
値電圧を上げ、リーク電流を低下し、その動作時には、
MOSFET44および45のしきい値電圧を下げて、
論理回路群43への供給電圧を上げることができる。
を説明するためのグラフである。これらのグラフにおい
て、横軸はゲート・ソース間電圧VGSであり、縦軸はし
きい値電圧VTHである。これらの図から分かるように、
ゲート・ソース間電圧VGSの絶対値が増加すると、MO
SFETのしきい値電圧VTHの絶対値が減少する。本実
施例2は、この特性を利用したものである。
4のゲートに高レベルの信号SL(1V)が供給され、
NMOSFET45のゲートに低レベル信号*SL(0
V)が加えられる。このとき、PMOSFET44のゲ
ート・ソース間電圧VGSも、NMOSFET45のゲー
ト・ソース間電圧VGSも、低電圧(0V)となる。すな
わち、しきい値電圧VTHは高くなる。
OSFET44のゲートに低レベルの信号SL(0V)
が供給され、NMOSFET45のゲートに高レベル信
号*SL(1V)が加えられる。このとき、PMOSF
ET44のゲート・ソース間電圧VGSも、NMOSFE
T45のゲート・ソース間電圧VGSも、高電圧(1V)
となる。すなわち、しきい値電圧VTHは低くなる。
44および45のオフ抵抗が増して、リーク電流を低い
値に押さえることができ、論理回路群43の動作時に
は、MOSFET44および45のオン抵抗が減少し、
論理回路群43への供給電圧を増すことができる。
電位側にも電源スイッチ用のMOSFETを設けたが、
その一方のみでも、ほぼ同様の作用効果をあげることが
できる。たとえば、低電位側のMOSFET45を除い
た場合は、論理回路群43の低電位端子を、低電位電源
線42に直接接続すればよい。
Tのボディ部をゲート電極に接続した構成を示す従来技
術であり、T.Andoh,et al., "Design Methodology for
Low-Voltage MOSFETs", 1994, IEEE, 79-82 ページに記
載されたものである。本実施例がこの従来技術と異なる
点は、ボディ部がゲート電極に接続されたMOSFET
を、従来技術では、論理回路用MOSFETとして用い
ているのに対して、本発明では、電源スイッチ用MOS
FETとして利用している点である。ボディ部がゲート
電極に接続されたMOSFETは、ボディ部からゲート
電極への接続部を設けねばならないために、素子占有面
積が増加するとともに、入力容量が増加するため、ボデ
ィ部をフローティング状態とした素子よりも、動作速度
が遅く、論理回路用としては適していない。本実施例で
は、このようなMOSFETを、論理素子よりも動作速
度が遅くて済み、かつ使用個数が少ない、電源スイッチ
用素子として用いているため、このような欠点による悪
影響をまぬがれることができる。
高速動作および高集積が可能な低電圧SOI型論理回路
を提供することができる。
路図である。
である。
イアス構造を示す平面図、(B)は従来のSOI型MO
SFETのボディ部バイアス構造を示す平面図である。
施例の構成を示す回路図である。
のボディ部にバイアスをかけたときの、ソース・ゲート
間電圧対ドレイン電流特性、およびしきい値電圧を示す
グラフ、(B)は第1実施例において、MOSFETの
ボディ部にバイアスをかけないときの、ソース・ゲート
間電圧対ドレイン電流特性、およびしきい値電圧を示す
グラフである。
い値電圧のSOI型MOSFETの構造を示す断面図、
(B)は第1実施例で用いた電源スイッチ用高しきい値
電圧のSOI型MOSFETの構造を示す断面図であ
る。
示すグラフである。
施例の構成を示す回路図である。
極に接続したときの、ソース・ゲート間電圧対しきい値
電圧特性を示すグラフ、(B)はPMOSFETのボデ
ィ部をゲート電極に接続したときの、ソース・ゲート間
電圧対しきい値電圧特性を示すグラフである。
回路を示す図である。
Claims (10)
- 【請求項1】 第1の電源線と、第2の電源線と、ソー
スとボディ部が前記第1の電源線に接続されたSOI
(SiliconOn Insulator)型の第1
の電界効果トランジスタと、 ソースとボディ部が前記第2の電源線に接続されたSO
I型の第2の電界効果トランジスタと、 前記第1の電界効果トランジスタのドレインと前記第2
の電界効果トランジスタのドレインとの間に接続された
論理回路とを具備し、 前記論理回路は、SOI型電界効果トランジスタから構
成され、該SOI型電界効果トランジスタのボディ部を
フローティング状態とし、前記第1の電界効果トランジ
スタのゲートと前記第2の電界効果トランジスタのゲー
トに供給される信号によって、前記第1の電源線と前記
論理回路、および前記第2の電源線と前記論理回路との
間の接続をオン/オフすることを特徴とする低電圧SO
I型論理回路。 - 【請求項2】 第1の電源線と、 第2の電源線と、 ソースが前記第1の電源線に接続され、ボディ部がゲー
トに接続されたSOI型の第1の電界効果トランジスタ
と、 ソースが前記第2の電源線に接続され、ボディ部がゲー
トに接続されたSOI型の第2の電界効果トランジスタ
と、 前記第1の電界効果トランジスタのドレインと前記第2
の電界効果トランジスタのドレインとの間に接続された
論理回路とを具備し、 前記論理回路は、SOI型電界効果トランジスタから構
成され、該SOI型電界効果トランジスタのボディ部を
フローティング状態とし、前記第1の電界効果トランジ
スタのゲートと前記第2の電界効果トランジスタのゲー
トに供給される信号によって、前記第1の電源線と前記
論理回路、および前記第2の電源線と前記論理回路との
間の接続をオン/オフすることを特徴とする低電圧SO
I型論理回路。 - 【請求項3】 前記論理回路を構成する電界効果トラン
ジスタのボディ部の不純物濃度を調整して、該ボディ部
を完全空乏化状態とするとともに、前記第1の電界効果
トランジスタのボディ部および前記第2の電界効果トラ
ンジスタのボディ部の不純物濃度を調整して、該ボディ
部を部分空乏化状態としたことを特徴とする請求項1ま
たは2に記載の低電圧SOI型論理回路。 - 【請求項4】 前記論理回路を構成する電界効果トラン
ジスタのボディ部の不純物濃度を調整し、該ボディ部に
形成される空乏層の厚さが、以下の式で与えられる空乏
層幅W以上となるようにし、前記第1の電界効果トラン
ジスタのボディ部および前記第2の電界効果トランジス
タのボディ部の不純物濃度を調整し、該ボディ部に形成
される空乏層の厚さが、前記空乏層幅Wより小さくなる
ように設定したことを特徴とする請求項1または2に記
載の低電圧SOI型論理回路。 【数1】W={2εsi・2φf /(q・Nbody)}1/2 ただし、εsiは、シリコン部の誘電率 φf は、シリコン部のフェルミポテンシャル qは、電子の電荷 Nbodyは、ボディ部の不純物濃度 - 【請求項5】 前記論理回路を構成する電界効果トラン
ジスタのボディ部の厚さを100nm以下、その不純物
濃度を1×1017cm-3以下とし、該ボディ部を完全空
乏化状態とするとともに、前記第1の電界効果トランジ
スタのボディ部および前記第2の電界効果トランジスタ
のボディ部の厚さを100nm以下、その不純物濃度を
1×1017cm-3より大に設定して、該ボディ部を部分
空乏化状態としたことを特徴とする請求項4に記載の低
電圧SOI型論理回路。 - 【請求項6】 第1の電源線と、 第2の電源線と、 ソースとボディ部が前記第1の電源線に接続されたSO
I型の電源スイッチ用電界効果トランジスタと、 前記電源スイッチ用電界効果トランジスタのドレインと
前記第2の電源線との間に接続された論理回路とを具備
し、 前記論理回路は、SOI型電界効果トランジスタから構
成され、該SOI型電界効果トランジスタのボディ部を
フローティング状態とし、前記電源スイッチ用電界効果
トランジスタのゲートに供給される信号によって、前記
第1の電源線と前記論理回路との間の接続をオン/オフ
することを特徴とする低電圧SOI型論理回路。 - 【請求項7】 第1の電源線と、 第2の電源線と、 ソースが前記第1の電源線に接続され、ボディ部がゲー
トに接続されたSOI型の電源スイッチ用電界効果トラ
ンジスタと、 前記電源スイッチ用電界効果トランジスタのドレインと
前記第2の電源線との間に接続された論理回路とを具備
し、 前記論理回路は、SOI型電界効果トランジスタから構
成され、該SOI型電界効果トランジスタのボディ部を
フローティング状態とし、前記電源スイッチ用電界効果
トランジスタのゲートに供給される信号によって、前記
第1の電源線と前記論理回路との間の接続をオン/オフ
することを特徴とする低電圧SOI型論理回路。 - 【請求項8】 前記論理回路を構成する電界効果トラン
ジスタのボディ部の不純物濃度を調整して、該ボディ部
を完全空乏化状態とするとともに、前記電源スイッチ用
電界効果トランジスタのボディ部の不純物濃度を調整し
て、該ボディ部を部分空乏化状態としたことを特徴とす
る請求項6または7に記載の低電圧SOI型論理回路。 - 【請求項9】 前記論理回路を構成する電界効果トラン
ジスタのボディ部の不純物濃度を調整し、該ボディ部に
形成される空乏層の厚さが、以下の式で与えられる空乏
層幅W以上となるようにし、前記電源スイッチ用電界効
果トランジスタのボディ部の不純物濃度を調整し、該ボ
ディ部に形成される空乏層の厚さが、前記空乏層幅Wよ
り小さくなるように設定したことを特徴とする請求項6
または7に記載の低電圧SOI型論理回路。 【数2】W={2εsi・2φf /(q・Nbody)}1/2 ただし、εsiは、シリコン部の誘電率 φf は、シリコン部のフェルミポテンシャル qは、電子の電荷 Nbodyは、ボディ部の不純物濃度 - 【請求項10】 前記論理回路を構成する電界効果トラ
ンジスタのボディ部の厚さを100nm以下、その不純
物濃度を1×1017cm-3以下とし、該ボディ部を完全
空乏化状態とするとともに、前記電源スイッチ用電界効
果トランジスタのボディ部の厚さを100nm以下、そ
の不純物濃度を1×1017cm-3より大に設定して、該
ボディ部を部分空乏化状態としたことを特徴とする請求
項9に記載の低電圧SOI型論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15764795A JP3250711B2 (ja) | 1994-06-28 | 1995-06-23 | 低電圧soi型論理回路 |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16885194 | 1994-06-28 | ||
JP6-168851 | 1994-06-28 | ||
JP33464094 | 1994-12-20 | ||
JP6-334640 | 1994-12-20 | ||
JP15764795A JP3250711B2 (ja) | 1994-06-28 | 1995-06-23 | 低電圧soi型論理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08228145A JPH08228145A (ja) | 1996-09-03 |
JP3250711B2 true JP3250711B2 (ja) | 2002-01-28 |
Family
ID=27321203
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15764795A Expired - Lifetime JP3250711B2 (ja) | 1994-06-28 | 1995-06-23 | 低電圧soi型論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3250711B2 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7348227B1 (en) | 1995-03-23 | 2008-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
US6433584B1 (en) | 1998-06-18 | 2002-08-13 | Hitachi, Ltd. | Semiconductor integrated circuit |
JP2000077984A (ja) * | 1998-08-31 | 2000-03-14 | Nec Corp | リングオッシレータと遅延回路 |
US6157216A (en) * | 1999-04-22 | 2000-12-05 | International Business Machines Corporation | Circuit driver on SOI for merged logic and memory circuits |
JP3416628B2 (ja) | 2000-04-27 | 2003-06-16 | 松下電器産業株式会社 | 半導体集積回路装置 |
US6501300B2 (en) | 2000-11-21 | 2002-12-31 | Hitachi, Ltd. | Semiconductor integrated circuit |
JP2002246600A (ja) | 2001-02-13 | 2002-08-30 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JP2003101407A (ja) * | 2001-09-21 | 2003-04-04 | Sharp Corp | 半導体集積回路 |
JP2003124345A (ja) | 2001-10-11 | 2003-04-25 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2004071664A (ja) * | 2002-08-02 | 2004-03-04 | Sony Corp | 半導体装置およびその製造方法 |
KR101045295B1 (ko) | 2004-04-29 | 2011-06-29 | 삼성전자주식회사 | Mtcmos 플립-플롭, 그를 포함하는 mtcmos회로, 및 그 생성 방법 |
JP4261507B2 (ja) | 2005-03-31 | 2009-04-30 | 富士通マイクロエレクトロニクス株式会社 | クロックネットワークの消費電力低減回路 |
JP2007201236A (ja) | 2006-01-27 | 2007-08-09 | Renesas Technology Corp | 半導体集積回路 |
JP2008130670A (ja) | 2006-11-17 | 2008-06-05 | Seiko Epson Corp | 半導体装置、論理回路および電子機器 |
JP4574734B2 (ja) * | 2007-10-01 | 2010-11-04 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
JP2010225768A (ja) * | 2009-03-23 | 2010-10-07 | Toshiba Corp | 半導体装置 |
JP5512498B2 (ja) * | 2010-11-29 | 2014-06-04 | 株式会社東芝 | 半導体装置 |
JP6340310B2 (ja) * | 2014-12-17 | 2018-06-06 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置およびウェラブル装置 |
JP6921780B2 (ja) | 2018-04-13 | 2021-08-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1995
- 1995-06-23 JP JP15764795A patent/JP3250711B2/ja not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
JPH08228145A (ja) | 1996-09-03 |
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