JP3250711B2 - 低電圧ｓｏｉ型論理回路 - Google Patents
低電圧ｓｏｉ型論理回路Info
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- JP3250711B2 JP3250711B2 JP15764795A JP15764795A JP3250711B2 JP 3250711 B2 JP3250711 B2 JP 3250711B2 JP 15764795 A JP15764795 A JP 15764795A JP 15764795 A JP15764795 A JP 15764795A JP 3250711 B2 JP3250711 B2 JP 3250711B2
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Description
【０００１】
【産業上の利用分野】この発明は、１Ｖの乾電池電源で
動作可能なＳＯＩ（Silicon On Insulator）型の電界効
果トランジスタを用いた低電圧ＳＯＩ型論理回路に関す
る。
動作可能なＳＯＩ（Silicon On Insulator）型の電界効
果トランジスタを用いた低電圧ＳＯＩ型論理回路に関す
る。
【０００２】
【従来の技術】従来の低電圧論理回路として、図１に示
すような回路が知られている。これは、バルク型のＣＭ
ＯＳ回路を用いたもので、特開平６−２９８３４号公
報、または、S.Mutoh, et al. "1V HIGH SPEED DIGITAL
CIRCUIT TECHNOLOGY WITH 0.5μm MULTI-THRESHOLD CM
OS", IEEE, 1993 、１８６−１８９ページに記載された
回路である。
すような回路が知られている。これは、バルク型のＣＭ
ＯＳ回路を用いたもので、特開平６−２９８３４号公
報、または、S.Mutoh, et al. "1V HIGH SPEED DIGITAL
CIRCUIT TECHNOLOGY WITH 0.5μm MULTI-THRESHOLD CM
OS", IEEE, 1993 、１８６−１８９ページに記載された
回路である。
【０００３】この回路は、高電位電源線１に接続された
電源スイッチ用ＭＯＳＦＥＴ４と、低電位電源線２に接
続された電源スイッチ用ＭＯＳＦＥＴ５との間に、ＣＭ
ＯＳ論理回路群３を接続した基本構成を有している。こ
こで、電源スイッチ用ＭＯＳＦＥＴ４および５は、高し
きい値電圧のＭＯＳＦＥＴであり、論理回路群３は、低
しきい値電圧のＭＯＳＦＥＴから構成されている。
電源スイッチ用ＭＯＳＦＥＴ４と、低電位電源線２に接
続された電源スイッチ用ＭＯＳＦＥＴ５との間に、ＣＭ
ＯＳ論理回路群３を接続した基本構成を有している。こ
こで、電源スイッチ用ＭＯＳＦＥＴ４および５は、高し
きい値電圧のＭＯＳＦＥＴであり、論理回路群３は、低
しきい値電圧のＭＯＳＦＥＴから構成されている。
【０００４】高しきい値電圧の電源スイッチ用ＭＯＳＦ
ＥＴ４および５のゲートには、スリープ信号ＳＬと、そ
の反転信号＊ＳＬがそれぞれ供給され、論理回路群３の
待機時（スリープ時）には、信号ＳＬが高レベルとさ
れ、ＭＯＳＦＥＴ４および５をオフとし、論理回路群３
への電源供給を停止する。逆に、論理回路群３の動作時
には、スリープ信号ＳＬが低レベルとされ、ＭＯＳＦＥ
Ｔ４および５をオンとして、論理回路群３に電源供給す
る。
ＥＴ４および５のゲートには、スリープ信号ＳＬと、そ
の反転信号＊ＳＬがそれぞれ供給され、論理回路群３の
待機時（スリープ時）には、信号ＳＬが高レベルとさ
れ、ＭＯＳＦＥＴ４および５をオフとし、論理回路群３
への電源供給を停止する。逆に、論理回路群３の動作時
には、スリープ信号ＳＬが低レベルとされ、ＭＯＳＦＥ
Ｔ４および５をオンとして、論理回路群３に電源供給す
る。
【０００５】一般に、低しきい値電圧のＭＯＳＦＥＴ
は、動作速度は速いが遮断時のリーク電流は大きく、逆
に高しきい値電圧のＭＯＳＦＥＴは、動作速度は遅いが
遮断時のリーク電流は小さいという特性をもっている。
したがって、図１の回路は、スリープ時には小さなリー
ク電流を維持しつつ、論理回路群３の動作時には、高速
動作を持続することが可能となる。
は、動作速度は速いが遮断時のリーク電流は大きく、逆
に高しきい値電圧のＭＯＳＦＥＴは、動作速度は遅いが
遮断時のリーク電流は小さいという特性をもっている。
したがって、図１の回路は、スリープ時には小さなリー
ク電流を維持しつつ、論理回路群３の動作時には、高速
動作を持続することが可能となる。
【０００６】ここで注目すべき点は、従来の低電圧論理
回路では、論理回路群３のＭＯＳＦＥＴの各基板が、高
電位電源線１または低電位電源線２にそれぞれ接続され
ている点である。これは、基板バイアスを印加すること
によって、バルク型のＣＭＯＳ回路で起こりやすいラッ
チアップによる誤動作を防止するためである。なお、上
記Mutoh, et al. の論文のFig. 1では、論理回路群のＭ
ＯＳＦＥＴの基板がどこにも接続されていないかのよう
に記されているが、これは表記上の便宜のためであり、
実際には、これらのＭＯＳＦＥＴの基板も、それぞれの
電源線に接続されている。
回路では、論理回路群３のＭＯＳＦＥＴの各基板が、高
電位電源線１または低電位電源線２にそれぞれ接続され
ている点である。これは、基板バイアスを印加すること
によって、バルク型のＣＭＯＳ回路で起こりやすいラッ
チアップによる誤動作を防止するためである。なお、上
記Mutoh, et al. の論文のFig. 1では、論理回路群のＭ
ＯＳＦＥＴの基板がどこにも接続されていないかのよう
に記されているが、これは表記上の便宜のためであり、
実際には、これらのＭＯＳＦＥＴの基板も、それぞれの
電源線に接続されている。
【０００７】このような構成をＳＯＩ型のＣＭＯＳ論理
回路に適用しようとすると、素子面積が増大するという
問題がある。以下、この点について説明する。
回路に適用しようとすると、素子面積が増大するという
問題がある。以下、この点について説明する。
【０００８】図２は、従来のＳＯＩ型ＭＯＳＦＥＴの構
造を示す断面図である。シリコン基板１１上に埋込酸化
膜１２が形成され、その上には、単結晶シリコン層から
なるアクティブ領域１３が形成されている。このアクテ
ィブ領域１３は、ソース１３１、ドレイン１３２、およ
びそれらに挟まれたボディ部１３３からなっている。ア
クティブ領域１３は、ゲート酸化膜１４で覆われ、ゲー
ト酸化膜１４上にゲート電極１５が形成されている。こ
のゲート電極１５に電圧を印加することによって、ボデ
ィ部１３３の上部にチャンネル部１３４が形成される。
このように、アクティブ領域１３は、ソース１３１、ド
レイン１３２、およびボディ部１３３からなり、ボディ
部１３３は、埋込酸化膜１２によって、シリコン基板１
１から絶縁されている。
造を示す断面図である。シリコン基板１１上に埋込酸化
膜１２が形成され、その上には、単結晶シリコン層から
なるアクティブ領域１３が形成されている。このアクテ
ィブ領域１３は、ソース１３１、ドレイン１３２、およ
びそれらに挟まれたボディ部１３３からなっている。ア
クティブ領域１３は、ゲート酸化膜１４で覆われ、ゲー
ト酸化膜１４上にゲート電極１５が形成されている。こ
のゲート電極１５に電圧を印加することによって、ボデ
ィ部１３３の上部にチャンネル部１３４が形成される。
このように、アクティブ領域１３は、ソース１３１、ド
レイン１３２、およびボディ部１３３からなり、ボディ
部１３３は、埋込酸化膜１２によって、シリコン基板１
１から絶縁されている。
【０００９】図３（Ａ）は、バルク型ＭＯＳＦＥＴの基
板へのバイアスの印加方法を示し、図３（Ｂ）は、ＳＯ
Ｉ型ＭＯＳＦＥＴのボディ部へのバイアスの印加方法を
示す。図３（Ａ）に示すバルク型ＰＭＯＳＦＥＴでは、
基板内にＮ型のウェル２０が形成され、その中にＰ+ 型
のソース２１とドレイン２２が形成されるとともに、ウ
ェル２０上面にゲート酸化膜を介してゲート電極２３が
形成されている。また、ウェル２０内には、バイアス用
Ｎ+ 領域２４が形成され、コンタクト２５を通して、シ
リコン上部から電位が印加できるようにしている。
板へのバイアスの印加方法を示し、図３（Ｂ）は、ＳＯ
Ｉ型ＭＯＳＦＥＴのボディ部へのバイアスの印加方法を
示す。図３（Ａ）に示すバルク型ＰＭＯＳＦＥＴでは、
基板内にＮ型のウェル２０が形成され、その中にＰ+ 型
のソース２１とドレイン２２が形成されるとともに、ウ
ェル２０上面にゲート酸化膜を介してゲート電極２３が
形成されている。また、ウェル２０内には、バイアス用
Ｎ+ 領域２４が形成され、コンタクト２５を通して、シ
リコン上部から電位が印加できるようにしている。
【００１０】一方、図３（Ｂ）に示すＳＯＩ型ＰＭＯＳ
ＦＥＴは、図２に示すように、ボディ部１３３がシリコ
ン基板１１から絶縁されているために、接続部３４Ａに
よって、ボディ部１３３をバイアス用領域３４に接続
し、そこにコンタクト３５を形成する構造にしなければ
ならなかった。
ＦＥＴは、図２に示すように、ボディ部１３３がシリコ
ン基板１１から絶縁されているために、接続部３４Ａに
よって、ボディ部１３３をバイアス用領域３４に接続
し、そこにコンタクト３５を形成する構造にしなければ
ならなかった。
【００１１】この結果、ＳＯＩ型ＭＯＳＦＥＴでは、バ
ルク型ＭＯＳＦＥＴと比較して、バイアス用領域が増大
し、その分だけ占有面積が増大するという欠点があっ
た。特に、論理回路群３を構成するＭＯＳＦＥＴのサイ
ズの増大は、回路面積の増大をきたし、集積度を低下さ
せるという問題があった。
ルク型ＭＯＳＦＥＴと比較して、バイアス用領域が増大
し、その分だけ占有面積が増大するという欠点があっ
た。特に、論理回路群３を構成するＭＯＳＦＥＴのサイ
ズの増大は、回路面積の増大をきたし、集積度を低下さ
せるという問題があった。
【００１２】
【発明が解決しようとする課題】そこで、本発明の目的
は、高速動作および高集積が可能な低電圧ＳＯＩ型論理
回路を提供することである。
は、高速動作および高集積が可能な低電圧ＳＯＩ型論理
回路を提供することである。
【００１３】
【課題を解決するための手段】本発明は、第１の電源線
と、第２の電源線と、ソースとボディ部が前記第１の電
源線に接続されたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）型の第１の電界効果トランジスタと、
ソースとボディ部が前記第２の電源線に接続されたＳＯ
Ｉ型の第２の電界効果トランジスタと、前記第１の電界
効果トランジスタのドレインと前記第２の電界効果トラ
ンジスタのドレインとの間に接続された論理回路とを具
備し、前記論理回路は、ＳＯＩ型電界効果トランジスタ
から構成され、該ＳＯＩ型電界効果トランジスタのボデ
ィ部をフローティング状態とし、前記第１の電界効果ト
ランジスタのゲートと前記第２の電界効果トランジスタ
のゲートに供給される信号によって、前記第１の電源線
と前記論理回路、および前記第２の電源線と前記論理回
路との間の接続をオン／オフすることを特徴とする。
と、第２の電源線と、ソースとボディ部が前記第１の電
源線に接続されたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）型の第１の電界効果トランジスタと、
ソースとボディ部が前記第２の電源線に接続されたＳＯ
Ｉ型の第２の電界効果トランジスタと、前記第１の電界
効果トランジスタのドレインと前記第２の電界効果トラ
ンジスタのドレインとの間に接続された論理回路とを具
備し、前記論理回路は、ＳＯＩ型電界効果トランジスタ
から構成され、該ＳＯＩ型電界効果トランジスタのボデ
ィ部をフローティング状態とし、前記第１の電界効果ト
ランジスタのゲートと前記第２の電界効果トランジスタ
のゲートに供給される信号によって、前記第１の電源線
と前記論理回路、および前記第２の電源線と前記論理回
路との間の接続をオン／オフすることを特徴とする。
【００１４】また、本発明は、第１の電源線と、第２の
電源線と、ソースが前記第１の電源線に接続され、ボデ
ィ部がゲートに接続されたＳＯＩ型の第１の電界効果ト
ランジスタと、ソースが前記第２の電源線に接続され、
ボディ部がゲートに接続されたＳＯＩ型の第２の電界効
果トランジスタと、前記第１の電界効果トランジスタの
ドレインと前記第２の電界効果トランジスタのドレイン
との間に接続された論理回路とを具備し、前記論理回路
は、ＳＯＩ型電界効果トランジスタから構成され、該Ｓ
ＯＩ型電界効果トランジスタのボディ部をフローティン
グ状態とし、前記第１の電界効果トランジスタのゲート
と前記第２の電界効果トランジスタのゲートに供給され
る信号によって、前記第１の電源線と前記論理回路、お
よび前記第２の電源線と前記論理回路との間の接続をオ
ン／オフすることを特徴とする。
電源線と、ソースが前記第１の電源線に接続され、ボデ
ィ部がゲートに接続されたＳＯＩ型の第１の電界効果ト
ランジスタと、ソースが前記第２の電源線に接続され、
ボディ部がゲートに接続されたＳＯＩ型の第２の電界効
果トランジスタと、前記第１の電界効果トランジスタの
ドレインと前記第２の電界効果トランジスタのドレイン
との間に接続された論理回路とを具備し、前記論理回路
は、ＳＯＩ型電界効果トランジスタから構成され、該Ｓ
ＯＩ型電界効果トランジスタのボディ部をフローティン
グ状態とし、前記第１の電界効果トランジスタのゲート
と前記第２の電界効果トランジスタのゲートに供給され
る信号によって、前記第１の電源線と前記論理回路、お
よび前記第２の電源線と前記論理回路との間の接続をオ
ン／オフすることを特徴とする。
【００１５】また、本発明は、前記論理回路を構成する
電界効果トランジスタのボディ部の不純物濃度を調整し
て、該ボディ部を完全空乏化状態とするとともに、前記
第１の電界効果トランジスタのボディ部および前記第２
の電界効果トランジスタのボディ部の不純物濃度を調整
して、該ボディ部を部分空乏化状態としたことを特徴と
する。
電界効果トランジスタのボディ部の不純物濃度を調整し
て、該ボディ部を完全空乏化状態とするとともに、前記
第１の電界効果トランジスタのボディ部および前記第２
の電界効果トランジスタのボディ部の不純物濃度を調整
して、該ボディ部を部分空乏化状態としたことを特徴と
する。
【００１６】また、本発明は、前記論理回路を構成する
電界効果トランジスタのボディ部の不純物濃度を調整
し、該ボディ部に形成される空乏層の厚さが、以下の式
で与えられる空乏層幅Ｗ以上となるようにし、前記第１
の電界効果トランジスタのボディ部および前記第２の電
界効果トランジスタのボディ部の不純物濃度を調整し、
該ボディ部に形成される空乏層の厚さが、前記空乏層幅
Ｗより小さくなるように設定したことを特徴とする。
電界効果トランジスタのボディ部の不純物濃度を調整
し、該ボディ部に形成される空乏層の厚さが、以下の式
で与えられる空乏層幅Ｗ以上となるようにし、前記第１
の電界効果トランジスタのボディ部および前記第２の電
界効果トランジスタのボディ部の不純物濃度を調整し、
該ボディ部に形成される空乏層の厚さが、前記空乏層幅
Ｗより小さくなるように設定したことを特徴とする。
【００１７】
【数３】Ｗ＝｛２εsi・２φf ／（ｑ・Ｎbody）｝1/2 ただし、εsiは、シリコン部の誘電率 φf は、シリコン部のフェルミポテンシャル ｑは、電子の電荷 Ｎbodyは、ボディ部の不純物濃度 また、本発明は、前記論理回路を構成する電界効果トラ
ンジスタのボディ部の厚さを１００ｎｍ以下、その不純
物濃度を１×１０17ｃｍ-3以下とし、該ボディ部を完全
空乏化状態とするとともに、前記第１の電界効果トラン
ジスタのボディ部および前記第２の電界効果トランジス
タのボディ部の厚さを１００ｎｍ以下、その不純物濃度
を１×１０17ｃｍ-3より大に設定して、該ボディ部を部
分空乏化状態としたことを特徴とする。
ンジスタのボディ部の厚さを１００ｎｍ以下、その不純
物濃度を１×１０17ｃｍ-3以下とし、該ボディ部を完全
空乏化状態とするとともに、前記第１の電界効果トラン
ジスタのボディ部および前記第２の電界効果トランジス
タのボディ部の厚さを１００ｎｍ以下、その不純物濃度
を１×１０17ｃｍ-3より大に設定して、該ボディ部を部
分空乏化状態としたことを特徴とする。
【００１８】また、本発明は、第１の電源線と、第２の
電源線と、ソースとボディ部が前記第１の電源線に接続
されたＳＯＩ型の電源スイッチ用電界効果トランジスタ
と、前記電源スイッチ用電界効果トランジスタのドレイ
ンと前記第２の電源線との間に接続された論理回路とを
具備し、前記論理回路は、ＳＯＩ型電界効果トランジス
タから構成され、該ＳＯＩ型電界効果トランジスタのボ
ディ部をフローティング状態とし、前記電源スイッチ用
電界効果トランジスタのゲートに供給される信号によっ
て、前記第１の電源線と前記論理回路との間の接続をオ
ン／オフすることを特徴とする。
電源線と、ソースとボディ部が前記第１の電源線に接続
されたＳＯＩ型の電源スイッチ用電界効果トランジスタ
と、前記電源スイッチ用電界効果トランジスタのドレイ
ンと前記第２の電源線との間に接続された論理回路とを
具備し、前記論理回路は、ＳＯＩ型電界効果トランジス
タから構成され、該ＳＯＩ型電界効果トランジスタのボ
ディ部をフローティング状態とし、前記電源スイッチ用
電界効果トランジスタのゲートに供給される信号によっ
て、前記第１の電源線と前記論理回路との間の接続をオ
ン／オフすることを特徴とする。
【００１９】また、本発明は、第１の電源線と、第２の
電源線と、ソースが前記第１の電源線に接続され、ボデ
ィ部がゲートに接続されたＳＯＩ型の電源スイッチ用電
界効果トランジスタと、前記電源スイッチ用電界効果ト
ランジスタのドレインと前記第２の電源線との間に接続
された論理回路とを具備し、前記論理回路は、ＳＯＩ型
電界効果トランジスタから構成され、該ＳＯＩ型電界効
果トランジスタのボディ部をフローティング状態とし、
前記電源スイッチ用電界効果トランジスタのゲートに供
給される信号によって、前記第１の電源線と前記論理回
路との間の接続をオン／オフすることを特徴とする。
電源線と、ソースが前記第１の電源線に接続され、ボデ
ィ部がゲートに接続されたＳＯＩ型の電源スイッチ用電
界効果トランジスタと、前記電源スイッチ用電界効果ト
ランジスタのドレインと前記第２の電源線との間に接続
された論理回路とを具備し、前記論理回路は、ＳＯＩ型
電界効果トランジスタから構成され、該ＳＯＩ型電界効
果トランジスタのボディ部をフローティング状態とし、
前記電源スイッチ用電界効果トランジスタのゲートに供
給される信号によって、前記第１の電源線と前記論理回
路との間の接続をオン／オフすることを特徴とする。
【００２０】また、本発明は、前記論理回路を構成する
電界効果トランジスタのボディ部の不純物濃度を調整し
て、該ボディ部を完全空乏化状態とするとともに、前記
電源スイッチ用電界効果トランジスタのボディ部の不純
物濃度を調整して、該ボディ部を部分空乏化状態とした
ことを特徴とする。
電界効果トランジスタのボディ部の不純物濃度を調整し
て、該ボディ部を完全空乏化状態とするとともに、前記
電源スイッチ用電界効果トランジスタのボディ部の不純
物濃度を調整して、該ボディ部を部分空乏化状態とした
ことを特徴とする。
【００２１】また、本発明は、前記論理回路を構成する
電界効果トランジスタのボディ部の不純物濃度を調整
し、該ボディ部に形成される空乏層の厚さが、以下の式
で与えられる空乏層幅Ｗ以上となるようにし、前記電源
スイッチ用電界効果トランジスタのボディ部の不純物濃
度を調整し、該ボディ部に形成される空乏層の厚さが、
前記空乏層幅Ｗより小さくなるように設定したことを特
徴とする。
電界効果トランジスタのボディ部の不純物濃度を調整
し、該ボディ部に形成される空乏層の厚さが、以下の式
で与えられる空乏層幅Ｗ以上となるようにし、前記電源
スイッチ用電界効果トランジスタのボディ部の不純物濃
度を調整し、該ボディ部に形成される空乏層の厚さが、
前記空乏層幅Ｗより小さくなるように設定したことを特
徴とする。
【００２２】
【数４】Ｗ＝｛２εsi・２φf ／（ｑ・Ｎbody）｝1/2 ただし、εsiは、シリコン部の誘電率 φf は、シリコン部のフェルミポテンシャル ｑは、電子の電荷 Ｎbodyは、ボディ部の不純物濃度 また、本発明は、前記論理回路を構成する電界効果トラ
ンジスタのボディ部の厚さを１００ｎｍ以下、その不純
物濃度を１×１０17ｃｍ-3以下とし、該ボディ部を完全
空乏化状態とするとともに、前記電源スイッチ用電界効
果トランジスタのボディ部の厚さを１００ｎｍ以下、そ
の不純物濃度を１×１０17ｃｍ-3より大に設定して、該
ボディ部を部分空乏化状態としたことを特徴とする。
ンジスタのボディ部の厚さを１００ｎｍ以下、その不純
物濃度を１×１０17ｃｍ-3以下とし、該ボディ部を完全
空乏化状態とするとともに、前記電源スイッチ用電界効
果トランジスタのボディ部の厚さを１００ｎｍ以下、そ
の不純物濃度を１×１０17ｃｍ-3より大に設定して、該
ボディ部を部分空乏化状態としたことを特徴とする。
【００２３】
【作用】本発明は、論理回路用のＳＯＩ型ＭＯＳＦＥＴ
のボディ部をフローティング状態とした点を特徴とす
る。これによって、論理回路を構成するＭＯＳＦＥＴに
おいては、従来必要であったバイアス用領域および接続
部が不要となり、素子面積の増大を防ぐことができる。
また、ボディ部をフローティング状態としたＮＭＯＳＦ
ＥＴ（ＰＭＯＳＦＥＴ）では、ドレインからボディ部へ
正孔（電子）が流入して（インパクト・イオン化）、ボ
ディ部の電位が上がり（下がり）、ボディ部とソースと
の間の電圧の絶対値が大きくなるため、しきい値電圧が
下がり、論理回路素子の低電圧化を図ることができると
いう利点も得られる。
のボディ部をフローティング状態とした点を特徴とす
る。これによって、論理回路を構成するＭＯＳＦＥＴに
おいては、従来必要であったバイアス用領域および接続
部が不要となり、素子面積の増大を防ぐことができる。
また、ボディ部をフローティング状態としたＮＭＯＳＦ
ＥＴ（ＰＭＯＳＦＥＴ）では、ドレインからボディ部へ
正孔（電子）が流入して（インパクト・イオン化）、ボ
ディ部の電位が上がり（下がり）、ボディ部とソースと
の間の電圧の絶対値が大きくなるため、しきい値電圧が
下がり、論理回路素子の低電圧化を図ることができると
いう利点も得られる。
【００２４】また、電源スイッチ用ＭＯＳＦＥＴでは、
高しきい値電圧を実現するために、バイアス用領域と接
続部が必要であるが、このＭＯＳＦＥＴは、論理回路ブ
ロックの両側（または片側）にのみ配置すればよく、論
理回路用ＭＯＳＦＥＴと比較して使用個数がきわめて少
ないので、回路全体の面積への影響はほとんど無視でき
る。
高しきい値電圧を実現するために、バイアス用領域と接
続部が必要であるが、このＭＯＳＦＥＴは、論理回路ブ
ロックの両側（または片側）にのみ配置すればよく、論
理回路用ＭＯＳＦＥＴと比較して使用個数がきわめて少
ないので、回路全体の面積への影響はほとんど無視でき
る。
【００２５】さらに、ＭＯＳＦＥＴのボディ部の不純物
濃度を調節することによって、そのしきい値電圧を正確
に設定することができる。すなわち、論理回路用の低し
きい値電圧ＭＯＳＦＥＴでは、フローティング状態とし
たボディ部の不純物濃度を減らして、完全空乏化状態と
することによって、低しきい値電圧を高精度で実現する
ことができるとともに、電源スイッチ用のＭＯＳＦＥＴ
では、電源にバイアスしたボディ部の不純物濃度を増や
して、ボディ部を部分空乏化状態にすることによって、
高しきい値電圧を正確に設定することができる。
濃度を調節することによって、そのしきい値電圧を正確
に設定することができる。すなわち、論理回路用の低し
きい値電圧ＭＯＳＦＥＴでは、フローティング状態とし
たボディ部の不純物濃度を減らして、完全空乏化状態と
することによって、低しきい値電圧を高精度で実現する
ことができるとともに、電源スイッチ用のＭＯＳＦＥＴ
では、電源にバイアスしたボディ部の不純物濃度を増や
して、ボディ部を部分空乏化状態にすることによって、
高しきい値電圧を正確に設定することができる。
【００２６】また、電源スイッチ用ＭＯＳＦＥＴのボデ
ィ部をゲートに接続して、ゲート電圧でバイアスすれ
ば、このＭＯＳＦＥＴのしきい値電圧特性を、遮断時に
は高しきい値電圧、導通時には低しきい値電圧と、自動
的に切り替えることができる。すなわち、可変しきい値
電圧によって、より有利な電源制御を実現することがで
きる。
ィ部をゲートに接続して、ゲート電圧でバイアスすれ
ば、このＭＯＳＦＥＴのしきい値電圧特性を、遮断時に
は高しきい値電圧、導通時には低しきい値電圧と、自動
的に切り替えることができる。すなわち、可変しきい値
電圧によって、より有利な電源制御を実現することがで
きる。
【００２７】
【実施例】以下、図面を参照して、本発明の実施例を説
明する。
明する。
【００２８】実施例１ 図４は、本発明による低電圧ＳＯＩ型論理回路の第一実
施例の構成を示す回路図である。
施例の構成を示す回路図である。
【００２９】図において、符号４１は高電位電源線、４
２は低電位電源線である。高電位電源線４１は、電源ス
イッチ用ＰＭＯＳＦＥＴ４４のソース端子に接続され、
低電位電源線４２は、電源スイッチ用ＮＭＯＳＦＥＴ４
５のソース端子に接続されていている。また、ＭＯＳＦ
ＥＴ４４のドレイン端子は、論理回路群４３の高電位端
子に接続され、ＭＯＳＦＥＴ４５のドレイン端子は、論
理回路群４３の低電位端子に接続されている。言い換え
れば、ＭＯＳＦＥＴ４４、論理回路群４３およびＭＯＳ
ＦＥＴ４５が直列接続され、ＭＯＳＦＥＴ４４および４
５を介して、論理回路群４３に電源が供給される構成と
なっている。また、ＭＯＳＦＥＴ４４のゲート端子に
は、スリープ信号ＳＬが加えられ、ＭＯＳＦＥＴ４５の
ゲート端子には、その反転信号＊ＳＬが加えられてい
る。これらの信号は、電源スイッチ用ＭＯＳＦＥＴ４４
および４５をオン／オフ制御するための信号であり、論
理回路群４３のスリープ時に、ＭＯＳＦＥＴ４４および
４５をオフにし、論理回路群４３の動作時に、ＭＯＳＦ
ＥＴ４４および４５をオンとする。
２は低電位電源線である。高電位電源線４１は、電源ス
イッチ用ＰＭＯＳＦＥＴ４４のソース端子に接続され、
低電位電源線４２は、電源スイッチ用ＮＭＯＳＦＥＴ４
５のソース端子に接続されていている。また、ＭＯＳＦ
ＥＴ４４のドレイン端子は、論理回路群４３の高電位端
子に接続され、ＭＯＳＦＥＴ４５のドレイン端子は、論
理回路群４３の低電位端子に接続されている。言い換え
れば、ＭＯＳＦＥＴ４４、論理回路群４３およびＭＯＳ
ＦＥＴ４５が直列接続され、ＭＯＳＦＥＴ４４および４
５を介して、論理回路群４３に電源が供給される構成と
なっている。また、ＭＯＳＦＥＴ４４のゲート端子に
は、スリープ信号ＳＬが加えられ、ＭＯＳＦＥＴ４５の
ゲート端子には、その反転信号＊ＳＬが加えられてい
る。これらの信号は、電源スイッチ用ＭＯＳＦＥＴ４４
および４５をオン／オフ制御するための信号であり、論
理回路群４３のスリープ時に、ＭＯＳＦＥＴ４４および
４５をオフにし、論理回路群４３の動作時に、ＭＯＳＦ
ＥＴ４４および４５をオンとする。
【００３０】この実施例の特徴は、論理回路群４３を構
成する、すべてのＭＯＳＦＥＴのボディ部がフローティ
ング状態に設定されていることである。すなわち、これ
らのＭＯＳＦＥＴのボディ部には、バイアスがかけられ
ていない。一方、電源スイッチ用ＭＯＳＦＥＴ４４およ
び４５のボディ部はバイアスされている。すなわち、Ｍ
ＯＳＦＥＴ４４のボディ部が高電位電源線４１に接続さ
れ、ＭＯＳＦＥＴ４５のボディ部が低電位電源線４２に
接続されている。
成する、すべてのＭＯＳＦＥＴのボディ部がフローティ
ング状態に設定されていることである。すなわち、これ
らのＭＯＳＦＥＴのボディ部には、バイアスがかけられ
ていない。一方、電源スイッチ用ＭＯＳＦＥＴ４４およ
び４５のボディ部はバイアスされている。すなわち、Ｍ
ＯＳＦＥＴ４４のボディ部が高電位電源線４１に接続さ
れ、ＭＯＳＦＥＴ４５のボディ部が低電位電源線４２に
接続されている。
【００３１】図５（Ａ）および図５（Ｂ）は、ＭＯＳＦ
ＥＴのボディ部にバイアスをかけたときと、かけなかっ
たときの、しきい値電圧の変化を示すグラフである。横
軸はゲート・ソース間電圧ＶGSを示し、縦軸はドレイン
電流ＩDSを対数スケールで示している。ＶTH1 およびＶ
TH2 は、しきい値電圧である。図から明らかなように、
ボディ部にバイアスをかけないときには、しきい値電圧
が下がる。この理由については前述した。このように、
ＳＯＩ型ＭＯＳＦＥＴでは、その製作プロセスにおい
て、特別なしきい値電圧調整用のマスクを用いなくて
も、ボディ部をバイアスするか否かによって、高しきい
値電圧のＭＯＳＦＥＴと、低しきい値電圧のＭＯＳＦＥ
Ｔとを実現することができる。
ＥＴのボディ部にバイアスをかけたときと、かけなかっ
たときの、しきい値電圧の変化を示すグラフである。横
軸はゲート・ソース間電圧ＶGSを示し、縦軸はドレイン
電流ＩDSを対数スケールで示している。ＶTH1 およびＶ
TH2 は、しきい値電圧である。図から明らかなように、
ボディ部にバイアスをかけないときには、しきい値電圧
が下がる。この理由については前述した。このように、
ＳＯＩ型ＭＯＳＦＥＴでは、その製作プロセスにおい
て、特別なしきい値電圧調整用のマスクを用いなくて
も、ボディ部をバイアスするか否かによって、高しきい
値電圧のＭＯＳＦＥＴと、低しきい値電圧のＭＯＳＦＥ
Ｔとを実現することができる。
【００３２】本実施例では、さらに、ボディ部の不純物
濃度をコントロールすることによって、高精度のしきい
値電圧の調整を行っている。以下、この点を詳細に説明
する。
濃度をコントロールすることによって、高精度のしきい
値電圧の調整を行っている。以下、この点を詳細に説明
する。
【００３３】図６（Ａ）は、論理回路群４３用ＭＯＳＦ
ＥＴの構造を示す断面図であり、図６（Ｂ）は、電源ス
イッチ用ＭＯＳＦＥＴ４４および４５の構造を示す断面
図である。これらの図から分かるように、論理回路群４
３用ＭＯＳＦＥＴのボディ部１３３Ａは、その空乏層幅
Ｗがボディ部の厚さ以上に設定されている。すなわち、
ボディ部１３３Ａは、完全空乏化状態にされている。一
方、電源スイッチ用ＭＯＳＦＥＴのボディ部１３３Ｂ
は、その空乏層幅Ｗがボディ部の厚さよりも小さくされ
ている。すなわち、ボディ部１３３Ｂは、部分空乏化状
態にされている。一般に、空乏層幅が大きいほど低電圧
でチャンネルが形成されるから、しきい値電圧が下が
る。したがって、論理回路群用ＭＯＳＦＥＴのしきい値
電圧は、所望の低しきい値電圧に高精度で設定され、電
源スイッチ用ＭＯＳＦＥＴのしきい値電圧は、高しきい
値電圧に高精度で設定される。
ＥＴの構造を示す断面図であり、図６（Ｂ）は、電源ス
イッチ用ＭＯＳＦＥＴ４４および４５の構造を示す断面
図である。これらの図から分かるように、論理回路群４
３用ＭＯＳＦＥＴのボディ部１３３Ａは、その空乏層幅
Ｗがボディ部の厚さ以上に設定されている。すなわち、
ボディ部１３３Ａは、完全空乏化状態にされている。一
方、電源スイッチ用ＭＯＳＦＥＴのボディ部１３３Ｂ
は、その空乏層幅Ｗがボディ部の厚さよりも小さくされ
ている。すなわち、ボディ部１３３Ｂは、部分空乏化状
態にされている。一般に、空乏層幅が大きいほど低電圧
でチャンネルが形成されるから、しきい値電圧が下が
る。したがって、論理回路群用ＭＯＳＦＥＴのしきい値
電圧は、所望の低しきい値電圧に高精度で設定され、電
源スイッチ用ＭＯＳＦＥＴのしきい値電圧は、高しきい
値電圧に高精度で設定される。
【００３４】図６（Ａ）および図６（Ｂ）に示したＭＯ
ＳＦＥＴでは、空乏層幅Ｗは、次の式で与えられる。
ＳＦＥＴでは、空乏層幅Ｗは、次の式で与えられる。
【００３５】
【数５】 Ｗ＝｛２εsi・２φf ／（ｑ・Ｎbody）｝1/2 （１） ただし、εsiはシリコンの誘電率、 φf はシリコンのフェルミポテンシャル ｑは電子の電荷量 Ｎbodyはボディ部の不純物濃度 である。また、フェルミポテンシャルφf は、次式で与
えられる。
えられる。
【００３６】
【数６】 φf ＝（ｋＴ／ｑ）ｌｎ（Ｎbody／ｎi ） （２） ただし、ｋはボルツマン定数 Ｔはボディ部の絶対温度 ｎi はシリコンの真性キャリア密度 である。また、ｌｎは自然対数を表す。
【００３７】アクティブ領域１３の膜厚をｔSOI とし、
空乏層幅Ｗを、この膜厚ｔSOI よりも大きくした場合、
ボディ部１３３Ａは、完全空乏化状態となる。この状態
では、ＭＯＳＦＥＴの相互コンダクダンスｇm が上昇す
るとともに、ゲート容量が低減し、ＭＯＳＦＥＴの動作
速度が向上することが知られている。
空乏層幅Ｗを、この膜厚ｔSOI よりも大きくした場合、
ボディ部１３３Ａは、完全空乏化状態となる。この状態
では、ＭＯＳＦＥＴの相互コンダクダンスｇm が上昇す
るとともに、ゲート容量が低減し、ＭＯＳＦＥＴの動作
速度が向上することが知られている。
【００３８】一方、ＭＯＳＦＥＴのしきい値電圧Ｖ
THは、次の近似式で与えられる。
THは、次の近似式で与えられる。
【００３９】
【数７】 ＶTH≒ＶFB＋２φf ＋（２εsi・２φf ・ｑ・ｎＮbody）1/2 ／ＣOX （３） ただし、ＶFBはフラットバンド電圧 ＣOXはゲート酸化膜１４による容量である。
【００４０】上記（１）−（３）式から、論理回路用Ｍ
ＯＳＦＥＴのボディ部１３３Ａを完全空乏化状態にする
ためには、アクティブ領域１３の膜厚ｔSOI を１００ｎ
ｍ、ゲート酸化膜１４の膜厚ｔOXを７ｎｍ（これによる
ＣOX＝０．４９μＦ／ｃｍ2）、ボディ部１３３Ａの不
純物濃度Ｎbodyを８×１０16ｃｍ-3（このときＶFB＝−
０．９Ｖ，２φf ＝＋０．８Ｖ）に設定すればよい。こ
のときのしきい値電圧は、図７に示すように、０．２Ｖ
程度になり、低しきい値電圧のＭＯＳＦＥＴを実現する
ことができる。なお、図７から分かるように、不純物濃
度を減らして空乏層幅を増大することによって、しきい
値電圧は低下する。
ＯＳＦＥＴのボディ部１３３Ａを完全空乏化状態にする
ためには、アクティブ領域１３の膜厚ｔSOI を１００ｎ
ｍ、ゲート酸化膜１４の膜厚ｔOXを７ｎｍ（これによる
ＣOX＝０．４９μＦ／ｃｍ2）、ボディ部１３３Ａの不
純物濃度Ｎbodyを８×１０16ｃｍ-3（このときＶFB＝−
０．９Ｖ，２φf ＝＋０．８Ｖ）に設定すればよい。こ
のときのしきい値電圧は、図７に示すように、０．２Ｖ
程度になり、低しきい値電圧のＭＯＳＦＥＴを実現する
ことができる。なお、図７から分かるように、不純物濃
度を減らして空乏層幅を増大することによって、しきい
値電圧は低下する。
【００４１】こうして、論理回路用ＭＯＳＦＥＴのボデ
ィ部１３３Ａの完全空乏化状態が実現できるが、アクテ
ィブ領域１３の膜厚ｔSOI が１００ｎｍのときには、不
純物濃度Ｎbodyは、１×１０17ｃｍ-3以下が好ましい。
ィ部１３３Ａの完全空乏化状態が実現できるが、アクテ
ィブ領域１３の膜厚ｔSOI が１００ｎｍのときには、不
純物濃度Ｎbodyは、１×１０17ｃｍ-3以下が好ましい。
【００４２】一方、ボディ部１３３Ｂがバイアスされた
電源スイッチ用ＭＯＳＦＥＴ４４および４５では、ボデ
ィ部１３３Ｂを部分空乏化状態とする。たとえば、ボデ
ィ部１３３Ｂの不純物濃度Ｎbodyを、４×１０17ｃｍ-3
に設定すると、空乏層厚Ｗ＝５４ｎｍとなり、図６
（Ｂ）に示すように、ボディ部１３３Ｂを部分空乏化状
態とすることができる。このとき、ＶFB＝−１．０Ｖ，
２φf ＝＋０．９Ｖとなり、しきい値電圧が０．６Ｖ程
度の高しきい値電圧のＭＯＳＦＥＴを実現することがで
きる。なお、アクティブ領域１３の膜厚ｔSOI およびゲ
ート酸化膜１４の膜厚ｔOXは論理回路用ＭＯＳＦＥＴの
ものと同じに設定される。ボディ部１３３Ｂの不純物濃
度Ｎbodyは、１×１０17ｃｍ-3以上が好ましい。
電源スイッチ用ＭＯＳＦＥＴ４４および４５では、ボデ
ィ部１３３Ｂを部分空乏化状態とする。たとえば、ボデ
ィ部１３３Ｂの不純物濃度Ｎbodyを、４×１０17ｃｍ-3
に設定すると、空乏層厚Ｗ＝５４ｎｍとなり、図６
（Ｂ）に示すように、ボディ部１３３Ｂを部分空乏化状
態とすることができる。このとき、ＶFB＝−１．０Ｖ，
２φf ＝＋０．９Ｖとなり、しきい値電圧が０．６Ｖ程
度の高しきい値電圧のＭＯＳＦＥＴを実現することがで
きる。なお、アクティブ領域１３の膜厚ｔSOI およびゲ
ート酸化膜１４の膜厚ｔOXは論理回路用ＭＯＳＦＥＴの
ものと同じに設定される。ボディ部１３３Ｂの不純物濃
度Ｎbodyは、１×１０17ｃｍ-3以上が好ましい。
【００４３】こうして、電源スイッチ用ＭＯＳＦＥＴ４
４および４５のボディ部１３３Ｂを部分空乏化状態とす
る。この部分空乏化されたボディ部１３３Ｂは、バイア
ス用領域を介して高電位電源線４１と低電位電源線４２
にそれぞれ接続される。このため、しきい値電圧の変動
は、従来のバルク型ＭＯＳＦＥＴと同程度に小さくでき
る。この結果、電源スイッチ用ＭＯＳＦＥＴ４４および
４５のオン抵抗のばらつきを小さくでき、論理回路群４
３に安定した電源電圧を供給することができる。
４および４５のボディ部１３３Ｂを部分空乏化状態とす
る。この部分空乏化されたボディ部１３３Ｂは、バイア
ス用領域を介して高電位電源線４１と低電位電源線４２
にそれぞれ接続される。このため、しきい値電圧の変動
は、従来のバルク型ＭＯＳＦＥＴと同程度に小さくでき
る。この結果、電源スイッチ用ＭＯＳＦＥＴ４４および
４５のオン抵抗のばらつきを小さくでき、論理回路群４
３に安定した電源電圧を供給することができる。
【００４４】実施例２ 図８は、本発明による低電圧ＳＯＩ型論理回路の第２実
施例の構成を示す回路図である。
施例の構成を示す回路図である。
【００４５】この実施例が第１実施例と異なる点は、電
源スイッチ用ＭＯＳＦＥＴ４４および４５のボディ部１
３３Ｂをゲート電極１５に接続した点である。
源スイッチ用ＭＯＳＦＥＴ４４および４５のボディ部１
３３Ｂをゲート電極１５に接続した点である。
【００４６】この構成によれば、論理回路回路群４３の
スリープ時には、ＭＯＳＦＥＴ４４および４５のしきい
値電圧を上げ、リーク電流を低下し、その動作時には、
ＭＯＳＦＥＴ４４および４５のしきい値電圧を下げて、
論理回路群４３への供給電圧を上げることができる。
スリープ時には、ＭＯＳＦＥＴ４４および４５のしきい
値電圧を上げ、リーク電流を低下し、その動作時には、
ＭＯＳＦＥＴ４４および４５のしきい値電圧を下げて、
論理回路群４３への供給電圧を上げることができる。
【００４７】図９（Ａ）および図９（Ｂ）は、その理由
を説明するためのグラフである。これらのグラフにおい
て、横軸はゲート・ソース間電圧ＶGSであり、縦軸はし
きい値電圧ＶTHである。これらの図から分かるように、
ゲート・ソース間電圧ＶGSの絶対値が増加すると、ＭＯ
ＳＦＥＴのしきい値電圧ＶTHの絶対値が減少する。本実
施例２は、この特性を利用したものである。
を説明するためのグラフである。これらのグラフにおい
て、横軸はゲート・ソース間電圧ＶGSであり、縦軸はし
きい値電圧ＶTHである。これらの図から分かるように、
ゲート・ソース間電圧ＶGSの絶対値が増加すると、ＭＯ
ＳＦＥＴのしきい値電圧ＶTHの絶対値が減少する。本実
施例２は、この特性を利用したものである。
【００４８】まず、スリープ時には、ＰＭＯＳＦＥＴ４
４のゲートに高レベルの信号ＳＬ（１Ｖ）が供給され、
ＮＭＯＳＦＥＴ４５のゲートに低レベル信号＊ＳＬ（０
Ｖ）が加えられる。このとき、ＰＭＯＳＦＥＴ４４のゲ
ート・ソース間電圧ＶGSも、ＮＭＯＳＦＥＴ４５のゲー
ト・ソース間電圧ＶGSも、低電圧（０Ｖ）となる。すな
わち、しきい値電圧ＶTHは高くなる。
４のゲートに高レベルの信号ＳＬ（１Ｖ）が供給され、
ＮＭＯＳＦＥＴ４５のゲートに低レベル信号＊ＳＬ（０
Ｖ）が加えられる。このとき、ＰＭＯＳＦＥＴ４４のゲ
ート・ソース間電圧ＶGSも、ＮＭＯＳＦＥＴ４５のゲー
ト・ソース間電圧ＶGSも、低電圧（０Ｖ）となる。すな
わち、しきい値電圧ＶTHは高くなる。
【００４９】逆に、論理回路群４３の動作時には、ＰＭ
ＯＳＦＥＴ４４のゲートに低レベルの信号ＳＬ（０Ｖ）
が供給され、ＮＭＯＳＦＥＴ４５のゲートに高レベル信
号＊ＳＬ（１Ｖ）が加えられる。このとき、ＰＭＯＳＦ
ＥＴ４４のゲート・ソース間電圧ＶGSも、ＮＭＯＳＦＥ
Ｔ４５のゲート・ソース間電圧ＶGSも、高電圧（１Ｖ）
となる。すなわち、しきい値電圧ＶTHは低くなる。
ＯＳＦＥＴ４４のゲートに低レベルの信号ＳＬ（０Ｖ）
が供給され、ＮＭＯＳＦＥＴ４５のゲートに高レベル信
号＊ＳＬ（１Ｖ）が加えられる。このとき、ＰＭＯＳＦ
ＥＴ４４のゲート・ソース間電圧ＶGSも、ＮＭＯＳＦＥ
Ｔ４５のゲート・ソース間電圧ＶGSも、高電圧（１Ｖ）
となる。すなわち、しきい値電圧ＶTHは低くなる。
【００５０】この結果、スリープ時には、ＭＯＳＦＥＴ
４４および４５のオフ抵抗が増して、リーク電流を低い
値に押さえることができ、論理回路群４３の動作時に
は、ＭＯＳＦＥＴ４４および４５のオン抵抗が減少し、
論理回路群４３への供給電圧を増すことができる。
４４および４５のオフ抵抗が増して、リーク電流を低い
値に押さえることができ、論理回路群４３の動作時に
は、ＭＯＳＦＥＴ４４および４５のオン抵抗が減少し、
論理回路群４３への供給電圧を増すことができる。
【００５１】なお、上記各実施例では、高電位側にも低
電位側にも電源スイッチ用のＭＯＳＦＥＴを設けたが、
その一方のみでも、ほぼ同様の作用効果をあげることが
できる。たとえば、低電位側のＭＯＳＦＥＴ４５を除い
た場合は、論理回路群４３の低電位端子を、低電位電源
線４２に直接接続すればよい。
電位側にも電源スイッチ用のＭＯＳＦＥＴを設けたが、
その一方のみでも、ほぼ同様の作用効果をあげることが
できる。たとえば、低電位側のＭＯＳＦＥＴ４５を除い
た場合は、論理回路群４３の低電位端子を、低電位電源
線４２に直接接続すればよい。
【００５２】図１０は、論理回路を構成するＭＯＳＦＥ
Ｔのボディ部をゲート電極に接続した構成を示す従来技
術であり、T.Andoh,et al., "Design Methodology for
Low-Voltage MOSFETs", 1994, IEEE, 79-82 ページに記
載されたものである。本実施例がこの従来技術と異なる
点は、ボディ部がゲート電極に接続されたＭＯＳＦＥＴ
を、従来技術では、論理回路用ＭＯＳＦＥＴとして用い
ているのに対して、本発明では、電源スイッチ用ＭＯＳ
ＦＥＴとして利用している点である。ボディ部がゲート
電極に接続されたＭＯＳＦＥＴは、ボディ部からゲート
電極への接続部を設けねばならないために、素子占有面
積が増加するとともに、入力容量が増加するため、ボデ
ィ部をフローティング状態とした素子よりも、動作速度
が遅く、論理回路用としては適していない。本実施例で
は、このようなＭＯＳＦＥＴを、論理素子よりも動作速
度が遅くて済み、かつ使用個数が少ない、電源スイッチ
用素子として用いているため、このような欠点による悪
影響をまぬがれることができる。
Ｔのボディ部をゲート電極に接続した構成を示す従来技
術であり、T.Andoh,et al., "Design Methodology for
Low-Voltage MOSFETs", 1994, IEEE, 79-82 ページに記
載されたものである。本実施例がこの従来技術と異なる
点は、ボディ部がゲート電極に接続されたＭＯＳＦＥＴ
を、従来技術では、論理回路用ＭＯＳＦＥＴとして用い
ているのに対して、本発明では、電源スイッチ用ＭＯＳ
ＦＥＴとして利用している点である。ボディ部がゲート
電極に接続されたＭＯＳＦＥＴは、ボディ部からゲート
電極への接続部を設けねばならないために、素子占有面
積が増加するとともに、入力容量が増加するため、ボデ
ィ部をフローティング状態とした素子よりも、動作速度
が遅く、論理回路用としては適していない。本実施例で
は、このようなＭＯＳＦＥＴを、論理素子よりも動作速
度が遅くて済み、かつ使用個数が少ない、電源スイッチ
用素子として用いているため、このような欠点による悪
影響をまぬがれることができる。
【００５３】
【発明の効果】以上説明したように、本発明によれば、
高速動作および高集積が可能な低電圧ＳＯＩ型論理回路
を提供することができる。
高速動作および高集積が可能な低電圧ＳＯＩ型論理回路
を提供することができる。
【図１】従来の低電圧ＣＭＯＳ論理回路の一例を示す回
路図である。
路図である。
【図２】ＳＯＩ型ＭＯＳＦＥＴの一般構造を示す断面図
である。
である。
【図３】（Ａ）は従来のバルク型ＭＯＳＦＥＴの基板バ
イアス構造を示す平面図、（Ｂ）は従来のＳＯＩ型ＭＯ
ＳＦＥＴのボディ部バイアス構造を示す平面図である。
イアス構造を示す平面図、（Ｂ）は従来のＳＯＩ型ＭＯ
ＳＦＥＴのボディ部バイアス構造を示す平面図である。
【図４】本発明による低電圧ＳＯＩ型論理回路の第１実
施例の構成を示す回路図である。
施例の構成を示す回路図である。
【図５】（Ａ）は、第１実施例において、ＭＯＳＦＥＴ
のボディ部にバイアスをかけたときの、ソース・ゲート
間電圧対ドレイン電流特性、およびしきい値電圧を示す
グラフ、（Ｂ）は第１実施例において、ＭＯＳＦＥＴの
ボディ部にバイアスをかけないときの、ソース・ゲート
間電圧対ドレイン電流特性、およびしきい値電圧を示す
グラフである。
のボディ部にバイアスをかけたときの、ソース・ゲート
間電圧対ドレイン電流特性、およびしきい値電圧を示す
グラフ、（Ｂ）は第１実施例において、ＭＯＳＦＥＴの
ボディ部にバイアスをかけないときの、ソース・ゲート
間電圧対ドレイン電流特性、およびしきい値電圧を示す
グラフである。
【図６】（Ａ）は第１実施例で用いた論理回路用低しき
い値電圧のＳＯＩ型ＭＯＳＦＥＴの構造を示す断面図、
（Ｂ）は第１実施例で用いた電源スイッチ用高しきい値
電圧のＳＯＩ型ＭＯＳＦＥＴの構造を示す断面図であ
る。
い値電圧のＳＯＩ型ＭＯＳＦＥＴの構造を示す断面図、
（Ｂ）は第１実施例で用いた電源スイッチ用高しきい値
電圧のＳＯＩ型ＭＯＳＦＥＴの構造を示す断面図であ
る。
【図７】ボディ部の不純物濃度対しきい値電圧の関係を
示すグラフである。
示すグラフである。
【図８】本発明による低電圧ＳＯＩ型論理回路の第２実
施例の構成を示す回路図である。
施例の構成を示す回路図である。
【図９】（Ａ）はＮＭＯＳＦＥＴのボディ部をゲート電
極に接続したときの、ソース・ゲート間電圧対しきい値
電圧特性を示すグラフ、（Ｂ）はＰＭＯＳＦＥＴのボデ
ィ部をゲート電極に接続したときの、ソース・ゲート間
電圧対しきい値電圧特性を示すグラフである。
極に接続したときの、ソース・ゲート間電圧対しきい値
電圧特性を示すグラフ、（Ｂ）はＰＭＯＳＦＥＴのボデ
ィ部をゲート電極に接続したときの、ソース・ゲート間
電圧対しきい値電圧特性を示すグラフである。
【図１０】第２実施例と一部類似した構成を有する従来
回路を示す図である。
回路を示す図である。
１ 高電位電源線 ２ 低電位電源線 ３ 論理回路群 ４ 電源スイッチ用ＭＯＳＦＥＴ ５ 電源スイッチ用ＭＯＳＦＥＴ １１ シリコン基板 １２ 埋込酸化膜 １３ アクティブ領域 １４ ゲート酸化膜 １５ ゲート電極 ４１ 高電位電源線 ４２ 低電位電源線 ４３ 論理回路群 ４４ 電源スイッチ用ＭＯＳＦＥＴ ４５ 電源スイッチ用ＭＯＳＦＥＴ １３１ ソース １３２ ドレイン １３３ ボディ部 １３３Ａ ボディ部 １３３Ｂ ボディ部 １３４ チャンネル部
Claims (10)
- 【請求項１】 第１の電源線と、第２の電源線と、ソー
スとボディ部が前記第１の電源線に接続されたＳＯＩ
（ＳｉｌｉｃｏｎＯｎ Ｉｎｓｕｌａｔｏｒ）型の第１
の電界効果トランジスタと、 ソースとボディ部が前記第２の電源線に接続されたＳＯ
Ｉ型の第２の電界効果トランジスタと、 前記第１の電界効果トランジスタのドレインと前記第２
の電界効果トランジスタのドレインとの間に接続された
論理回路とを具備し、 前記論理回路は、ＳＯＩ型電界効果トランジスタから構
成され、該ＳＯＩ型電界効果トランジスタのボディ部を
フローティング状態とし、前記第１の電界効果トランジ
スタのゲートと前記第２の電界効果トランジスタのゲー
トに供給される信号によって、前記第１の電源線と前記
論理回路、および前記第２の電源線と前記論理回路との
間の接続をオン／オフすることを特徴とする低電圧ＳＯ
Ｉ型論理回路。 - 【請求項２】 第１の電源線と、 第２の電源線と、 ソースが前記第１の電源線に接続され、ボディ部がゲー
トに接続されたＳＯＩ型の第１の電界効果トランジスタ
と、 ソースが前記第２の電源線に接続され、ボディ部がゲー
トに接続されたＳＯＩ型の第２の電界効果トランジスタ
と、 前記第１の電界効果トランジスタのドレインと前記第２
の電界効果トランジスタのドレインとの間に接続された
論理回路とを具備し、 前記論理回路は、ＳＯＩ型電界効果トランジスタから構
成され、該ＳＯＩ型電界効果トランジスタのボディ部を
フローティング状態とし、前記第１の電界効果トランジ
スタのゲートと前記第２の電界効果トランジスタのゲー
トに供給される信号によって、前記第１の電源線と前記
論理回路、および前記第２の電源線と前記論理回路との
間の接続をオン／オフすることを特徴とする低電圧ＳＯ
Ｉ型論理回路。 - 【請求項３】 前記論理回路を構成する電界効果トラン
ジスタのボディ部の不純物濃度を調整して、該ボディ部
を完全空乏化状態とするとともに、前記第１の電界効果
トランジスタのボディ部および前記第２の電界効果トラ
ンジスタのボディ部の不純物濃度を調整して、該ボディ
部を部分空乏化状態としたことを特徴とする請求項１ま
たは２に記載の低電圧ＳＯＩ型論理回路。 - 【請求項４】 前記論理回路を構成する電界効果トラン
ジスタのボディ部の不純物濃度を調整し、該ボディ部に
形成される空乏層の厚さが、以下の式で与えられる空乏
層幅Ｗ以上となるようにし、前記第１の電界効果トラン
ジスタのボディ部および前記第２の電界効果トランジス
タのボディ部の不純物濃度を調整し、該ボディ部に形成
される空乏層の厚さが、前記空乏層幅Ｗより小さくなる
ように設定したことを特徴とする請求項１または２に記
載の低電圧ＳＯＩ型論理回路。 【数１】Ｗ＝｛２εsi・２φf ／（ｑ・Ｎbody）｝1/2 ただし、εsiは、シリコン部の誘電率 φf は、シリコン部のフェルミポテンシャル ｑは、電子の電荷 Ｎbodyは、ボディ部の不純物濃度 - 【請求項５】 前記論理回路を構成する電界効果トラン
ジスタのボディ部の厚さを１００ｎｍ以下、その不純物
濃度を１×１０17ｃｍ-3以下とし、該ボディ部を完全空
乏化状態とするとともに、前記第１の電界効果トランジ
スタのボディ部および前記第２の電界効果トランジスタ
のボディ部の厚さを１００ｎｍ以下、その不純物濃度を
１×１０17ｃｍ-3より大に設定して、該ボディ部を部分
空乏化状態としたことを特徴とする請求項４に記載の低
電圧ＳＯＩ型論理回路。 - 【請求項６】 第１の電源線と、 第２の電源線と、 ソースとボディ部が前記第１の電源線に接続されたＳＯ
Ｉ型の電源スイッチ用電界効果トランジスタと、 前記電源スイッチ用電界効果トランジスタのドレインと
前記第２の電源線との間に接続された論理回路とを具備
し、 前記論理回路は、ＳＯＩ型電界効果トランジスタから構
成され、該ＳＯＩ型電界効果トランジスタのボディ部を
フローティング状態とし、前記電源スイッチ用電界効果
トランジスタのゲートに供給される信号によって、前記
第１の電源線と前記論理回路との間の接続をオン／オフ
することを特徴とする低電圧ＳＯＩ型論理回路。 - 【請求項７】 第１の電源線と、 第２の電源線と、 ソースが前記第１の電源線に接続され、ボディ部がゲー
トに接続されたＳＯＩ型の電源スイッチ用電界効果トラ
ンジスタと、 前記電源スイッチ用電界効果トランジスタのドレインと
前記第２の電源線との間に接続された論理回路とを具備
し、 前記論理回路は、ＳＯＩ型電界効果トランジスタから構
成され、該ＳＯＩ型電界効果トランジスタのボディ部を
フローティング状態とし、前記電源スイッチ用電界効果
トランジスタのゲートに供給される信号によって、前記
第１の電源線と前記論理回路との間の接続をオン／オフ
することを特徴とする低電圧ＳＯＩ型論理回路。 - 【請求項８】 前記論理回路を構成する電界効果トラン
ジスタのボディ部の不純物濃度を調整して、該ボディ部
を完全空乏化状態とするとともに、前記電源スイッチ用
電界効果トランジスタのボディ部の不純物濃度を調整し
て、該ボディ部を部分空乏化状態としたことを特徴とす
る請求項６または７に記載の低電圧ＳＯＩ型論理回路。 - 【請求項９】 前記論理回路を構成する電界効果トラン
ジスタのボディ部の不純物濃度を調整し、該ボディ部に
形成される空乏層の厚さが、以下の式で与えられる空乏
層幅Ｗ以上となるようにし、前記電源スイッチ用電界効
果トランジスタのボディ部の不純物濃度を調整し、該ボ
ディ部に形成される空乏層の厚さが、前記空乏層幅Ｗよ
り小さくなるように設定したことを特徴とする請求項６
または７に記載の低電圧ＳＯＩ型論理回路。 【数２】Ｗ＝｛２εsi・２φf ／（ｑ・Ｎbody）｝1/2 ただし、εsiは、シリコン部の誘電率 φf は、シリコン部のフェルミポテンシャル ｑは、電子の電荷 Ｎbodyは、ボディ部の不純物濃度 - 【請求項１０】 前記論理回路を構成する電界効果トラ
ンジスタのボディ部の厚さを１００ｎｍ以下、その不純
物濃度を１×１０17ｃｍ-3以下とし、該ボディ部を完全
空乏化状態とするとともに、前記電源スイッチ用電界効
果トランジスタのボディ部の厚さを１００ｎｍ以下、そ
の不純物濃度を１×１０17ｃｍ-3より大に設定して、該
ボディ部を部分空乏化状態としたことを特徴とする請求
項９に記載の低電圧ＳＯＩ型論理回路。
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| JP6-334640 | 1994-12-20 | ||
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