JPS5839050A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS5839050A JPS5839050A JP56137431A JP13743181A JPS5839050A JP S5839050 A JPS5839050 A JP S5839050A JP 56137431 A JP56137431 A JP 56137431A JP 13743181 A JP13743181 A JP 13743181A JP S5839050 A JPS5839050 A JP S5839050A
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- JP
- Japan
- Prior art keywords
- circuit
- redundancy
- integrated circuit
- reliability
- signal
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/006—Identification
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路に関するものである。
従来、高倍１ＩｌｉＩｃのシステムを実現する場合、２
つの方法が考えらｎてきた。ｌ）は、システムを構成す
る部品の信頼度を高めるものであり、他の１）？１．Ｖ
スＴムの１部に故障が生じることをあらかじめ予想し、
冗長性を持った回路構成にし、１部に故障が起きても、
外部からは、故障と見なせない様にするものである。
つの方法が考えらｎてきた。ｌ）は、システムを構成す
る部品の信頼度を高めるものであり、他の１）？１．Ｖ
スＴムの１部に故障が生じることをあらかじめ予想し、
冗長性を持った回路構成にし、１部に故障が起きても、
外部からは、故障と見なせない様にするものである。
冗長性を持った回路構成の代表的なものは第１図に示し
た多数決の原理を利用したものでおる。
た多数決の原理を利用したものでおる。
第１図において＠ ８１１部ｇ ｔａｇは同一回路で
あり。
あり。
Ａｌからの同一出力信号が入力さｎ％ ａｌ＊ａ２＊ａ
、からの出力信号が、Ａ２の多数決判定回路にに入力さ
ｎ、多数決がとらｎ、単一の出方がＡ２から次段のｂｌ
ｔ ｂｌ ｔ ｂｓの回路に入力され、同様にして多数
決により単一の出力が得らｎる。この様な回路構成にし
た場合、ａ＠ ｔＥ１２ ｔａ畠のどｎか１つが故障し
ても正し−い信号が次段の回路に送らｎる。
、からの出力信号が、Ａ２の多数決判定回路にに入力さ
ｎ、多数決がとらｎ、単一の出方がＡ２から次段のｂｌ
ｔ ｂｌ ｔ ｂｓの回路に入力され、同様にして多数
決により単一の出力が得らｎる。この様な回路構成にし
た場合、ａ＠ ｔＥ１２ ｔａ畠のどｎか１つが故障し
ても正し−い信号が次段の回路に送らｎる。
しかし、 ａｌ ｅａｚ ｓａｇのどｎか１つが故障
していても外部からは、システムは正常に動作している
ように見えるが、システムの信頼性は、ａｌ−ａ２ａｓ
がすべて正常に動作している場合に比べて大幅に低下す
る。ａｌ＊ＩｉｇｅａＢがプリント基板単位のシステム
の様な時は、ａ１駿ａ諺ＤａＢを各々周期的にチェック
することによりシステムの信頼性を一定に保つことはで
きる。
していても外部からは、システムは正常に動作している
ように見えるが、システムの信頼性は、ａｌ−ａ２ａｓ
がすべて正常に動作している場合に比べて大幅に低下す
る。ａｌ＊ＩｉｇｅａＢがプリント基板単位のシステム
の様な時は、ａ１駿ａ諺ＤａＢを各々周期的にチェック
することによりシステムの信頼性を一定に保つことはで
きる。
しかし、システム全体が一個のシリコン基板上に構成さ
ｎるような大規模集積回路で冗長度を持った回路構成に
しても、外部からその冗長度が判定できない様では、チ
ップの信頼度を判定できないことになり、結局システム
の信頼度ｔ−判定する仁とは難しくなる。
ｎるような大規模集積回路で冗長度を持った回路構成に
しても、外部からその冗長度が判定できない様では、チ
ップの信頼度を判定できないことになり、結局システム
の信頼度ｔ−判定する仁とは難しくなる。
本発明は、外部から集積回路の冗長度がどの程度残さｎ
ているかを判定する回路を同−牛導体基板上に設け、こ
の判定回路により集積回路の冗長度ｔ−調べ信頼性の高
い装置を作るための集積回路を提供するものである。
ているかを判定する回路を同−牛導体基板上に設け、こ
の判定回路により集積回路の冗長度ｔ−調べ信頼性の高
い装置を作るための集積回路を提供するものである。
本発明は、従来は、冗長回路が集積回路内部に設けらｎ
ていてもその冗長度が外部がら把握できなかったものを
同−集積回路上に冗長度がどの程度残さｎているかを調
べるための回路を設けることにより、冗長回路をチェッ
クし、冗長度を調べらｎるようにし、チップの信頼度を
把握で造るようにした。ｔた。冗長度ｔ−調べるための
回路は。
ていてもその冗長度が外部がら把握できなかったものを
同−集積回路上に冗長度がどの程度残さｎているかを調
べるための回路を設けることにより、冗長回路をチェッ
クし、冗長度を調べらｎるようにし、チップの信頼度を
把握で造るようにした。ｔた。冗長度ｔ−調べるための
回路は。
簡単なデコーダとゲート回路で構成することができる。
第２図、第３図に本発明の実施例を示す。
第２図は、信号処理回路（ａｌ ｓａｇ ｓａｇ）＊（
ｂｌｔ 。
ｂｌｔ 。
ｂｌｌ）ｍ）”’多数決回路Ａ、 、Ａ、 、Ａ、・・
・、およびデコーダＢから成り立っており、ｃｎらの回
路は同一のシリコンチップ上に構成さｊしている。（ａ
ｌ＊ａＨｔｌｋＢ）ｔ（ｂ、ｖＪｅｂ＠）・・・の信号
処理回路は各々８ＥＬ１（ｉ＝１〜３）がＨレベルの時
正常な動作をするものとし、ｉた８ＥＬ、がＬレベルの
時は。
・、およびデコーダＢから成り立っており、ｃｎらの回
路は同一のシリコンチップ上に構成さｊしている。（ａ
ｌ＊ａＨｔｌｋＢ）ｔ（ｂ、ｖＪｅｂ＠）・・・の信号
処理回路は各々８ＥＬ１（ｉ＝１〜３）がＨレベルの時
正常な動作をするものとし、ｉた８ＥＬ、がＬレベルの
時は。
各々の出力はＨレベル又はＬレベルに固定さｎる。
また、ＣＫがＨレベルになると、８ＥＬ１はすべてＨレ
ベルとなり、通常の動作を行ない、ＯＫがＬレベルの時
、ＡＤＨ、ＡＤ２に入力さｎた２進化信号により、１０
進化信号に変換さｎた５ＥＬｉのいずｎか１つが選択さ
ｎ、今、８）、Ｌｌ が選択さｎ九時は、信号の流ｒ
ｔはＡＩ −ａ １ →Ａ ２−ｅ ｌ） 。
ベルとなり、通常の動作を行ない、ＯＫがＬレベルの時
、ＡＤＨ、ＡＤ２に入力さｎた２進化信号により、１０
進化信号に変換さｎた５ＥＬｉのいずｎか１つが選択さ
ｎ、今、８）、Ｌｌ が選択さｎ九時は、信号の流ｒ
ｔはＡＩ −ａ １ →Ａ ２−ｅ ｌ） 。
Ａ３となり％ （ａｌ 警ｂ１１・・・）の回路チェッ
クが行なえる。
クが行なえる。
餓３図の例は、各信号処理回路を単独に選択できるセレ
クタを同一シリコンチップ上に設け、各信号処理回路単
独のチェックを可能にしたものである。
クタを同一シリコンチップ上に設け、各信号処理回路単
独のチェックを可能にしたものである。
第３図は、各々の信号処理ブロック（ａｔｂ＃・・・）
に単独に第２図で用いたセレクタを設け（Ｂ１゜Ｂ２．
・・・）こｎらセレクタを選択するセレクタＣを設けた
が、信号処理回路、多数決回路と共に同一シリコンチッ
プ上に構成されたものである。セレクタＣからのセレク
ト信号線は、信号処理回路のブロック数が必要になり、
こｎらの信号は、ＡＬ）１−Ａｌ）ｉに入力さｎた２進
化信号ｔデコードして、１０進にさｎたも（Ｄ（８１〜
１ｉ）ｔ−使用する。さらに５ｌ−８ｉの信号線は、Ｂ
ｌ−、Ｂｉなるセレクタのスレクト信号となり、各信号
処理ブロック（ａＭｓｅｂＭｓ＝−・）？選択する。マ
タ。
に単独に第２図で用いたセレクタを設け（Ｂ１゜Ｂ２．
・・・）こｎらセレクタを選択するセレクタＣを設けた
が、信号処理回路、多数決回路と共に同一シリコンチッ
プ上に構成されたものである。セレクタＣからのセレク
ト信号線は、信号処理回路のブロック数が必要になり、
こｎらの信号は、ＡＬ）１−Ａｌ）ｉに入力さｎた２進
化信号ｔデコードして、１０進にさｎたも（Ｄ（８１〜
１ｉ）ｔ−使用する。さらに５ｌ−８ｉの信号線は、Ｂ
ｌ−、Ｂｉなるセレクタのスレクト信号となり、各信号
処理ブロック（ａＭｓｅｂＭｓ＝−・）？選択する。マ
タ。
各信号処理ブロックの内での回路の選択は、第２図に示
したと同様な信号ＡＤＤＩ＊ＡＤＤ２ ＧＫ により行
う、第３ｖ！Ａの場合も、第２図と同様にＣＫ端子をＨ
レベルにすることにより、チップは正常の動作状態にな
る。
したと同様な信号ＡＤＤＩ＊ＡＤＤ２ ＧＫ により行
う、第３ｖ！Ａの場合も、第２図と同様にＣＫ端子をＨ
レベルにすることにより、チップは正常の動作状態にな
る。
第４図に信号処理ブロックの構成の例を示す。
＃！４図でｓ ａＨｅ ａｕ ＊ ａｌｌが同一の構造
をもつ信号処理回路であり、各々８Ｅ−Ｌ ｉ （ｉ＝
１〜３）がＬレベルの時正常の動作を行ない、Ｈレベル
の時、その出力はハイインピーダンス状態となり。
をもつ信号処理回路であり、各々８Ｅ−Ｌ ｉ （ｉ＝
１〜３）がＬレベルの時正常の動作を行ない、Ｈレベル
の時、その出力はハイインピーダンス状態となり。
この時＊ Ｉｉ （ｔ”＝ｔ〜３）に入力さｎた信
号は。
号は。
Ｇｉ（１−１〜３）のトライステート出力を持つゲ−）
１−通して０ｉ（１−１〜３）に出力さｎる。
１−通して０ｉ（１−１〜３）に出力さｎる。
また、第４図において１１．Ｉ、 、Ｉ、の入力信号！
Ｉは、複数本であっても前述と同様の動作を行なうこと
ができる。
Ｉは、複数本であっても前述と同様の動作を行なうこと
ができる。
以上述べた第３図、第４図又はｇ２図の回路構成とする
ことにより任意の信号処理回路を外部から単独に選択す
ることができ、任意の部分の回路チェックができること
になる。
ことにより任意の信号処理回路を外部から単独に選択す
ることができ、任意の部分の回路チェックができること
になる。
本発明は１以上述べた簡単なセレクト回路、デコーダ（
ロ）路ｔ−集積回路内部に設けることにより。
ロ）路ｔ−集積回路内部に設けることにより。
外部から冗長回路の冗長度を判定でき、築積回路の信頼
度を把握できる効果かめる。
度を把握できる効果かめる。
第１（２）は３対ｌの多数決回路を示す図ｈＭｚ図は１
本発明の実施例のｌ）を示す図、第３図は本発明の一実
施例を示す図、第４図は第３図のａ又はｂを詳しく説明
する図である。 ｌユＩＩ、、Ｉ、・・・・・・前段からの同一信号ｓ
”１１ ’ａ□ｊ ｔ ａｌｌｌ・旧・・同一の信号
処理回路。
本発明の実施例のｌ）を示す図、第３図は本発明の一実
施例を示す図、第４図は第３図のａ又はｂを詳しく説明
する図である。 ｌユＩＩ、、Ｉ、・・・・・・前段からの同一信号ｓ
”１１ ’ａ□ｊ ｔ ａｌｌｌ・旧・・同一の信号
処理回路。
Claims (3)
- （１） １個の半導体基板に、所要の回路の構成素子
の数に冗長度を持たせて該所要の回路を必要最小限の素
子数よ°り多い菓子で構成する集積回路において、冗長
度がどの程度残さｎているかを外部から判定できる手段
を設けたことを特徴としｆｃ集積回路。 - （２）上記外部端子を選択することにより冗長回路の信
頼度を＋Ｕ足できる回路を該半導体基板上に構成したこ
とを特徴とする特許請求の範囲（１）項延記載の集積回
路。 - （３）２進−１０進デコーダを該半導体基板上に構成し
、冗長回路の信頼度ｔ−！！ｓＪ定できる機能を有する
ことを特徴とする特許請求の範囲（２）に記載の集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137431A JPS5839050A (ja) | 1981-09-01 | 1981-09-01 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137431A JPS5839050A (ja) | 1981-09-01 | 1981-09-01 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5839050A true JPS5839050A (ja) | 1983-03-07 |
| JPS6211739B2 JPS6211739B2 (ja) | 1987-03-14 |
Family
ID=15198459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56137431A Granted JPS5839050A (ja) | 1981-09-01 | 1981-09-01 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839050A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150439A (ja) * | 1985-12-24 | 1987-07-04 | Nec Corp | 高信頼性コンピユ−タ方式 |
| US4994976A (en) * | 1988-02-17 | 1991-02-19 | Mitsubishi Jukogyo Kabushiki Kaisha | Film thickness controller |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4830338A (ja) * | 1971-08-17 | 1973-04-21 | ||
| JPS5276842A (en) * | 1975-12-22 | 1977-06-28 | Nippon Telegr & Teleph Corp <Ntt> | Memory elements |
| JPS5570998A (en) * | 1978-11-20 | 1980-05-28 | Nippon Telegr & Teleph Corp <Ntt> | Block switching system for memory unit |
-
1981
- 1981-09-01 JP JP56137431A patent/JPS5839050A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4830338A (ja) * | 1971-08-17 | 1973-04-21 | ||
| JPS5276842A (en) * | 1975-12-22 | 1977-06-28 | Nippon Telegr & Teleph Corp <Ntt> | Memory elements |
| JPS5570998A (en) * | 1978-11-20 | 1980-05-28 | Nippon Telegr & Teleph Corp <Ntt> | Block switching system for memory unit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150439A (ja) * | 1985-12-24 | 1987-07-04 | Nec Corp | 高信頼性コンピユ−タ方式 |
| US4994976A (en) * | 1988-02-17 | 1991-02-19 | Mitsubishi Jukogyo Kabushiki Kaisha | Film thickness controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6211739B2 (ja) | 1987-03-14 |
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