JPS5839050A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS5839050A JPS5839050A JP56137431A JP13743181A JPS5839050A JP S5839050 A JPS5839050 A JP S5839050A JP 56137431 A JP56137431 A JP 56137431A JP 13743181 A JP13743181 A JP 13743181A JP S5839050 A JPS5839050 A JP S5839050A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- redundancy
- integrated circuit
- reliability
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/006—Identification
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路に関するものである。
従来、高倍1IliIcのシステムを実現する場合、2
つの方法が考えらnてきた。l)は、システムを構成す
る部品の信頼度を高めるものであり、他の1)?1.V
スTムの1部に故障が生じることをあらかじめ予想し、
冗長性を持った回路構成にし、1部に故障が起きても、
外部からは、故障と見なせない様にするものである。
つの方法が考えらnてきた。l)は、システムを構成す
る部品の信頼度を高めるものであり、他の1)?1.V
スTムの1部に故障が生じることをあらかじめ予想し、
冗長性を持った回路構成にし、1部に故障が起きても、
外部からは、故障と見なせない様にするものである。
冗長性を持った回路構成の代表的なものは第1図に示し
た多数決の原理を利用したものでおる。
た多数決の原理を利用したものでおる。
第1図において@ 811部g tagは同一回路で
あり。
あり。
Alからの同一出力信号が入力さn% al*a2*a
、からの出力信号が、A2の多数決判定回路にに入力さ
n、多数決がとらn、単一の出方がA2から次段のbl
t bl t bsの回路に入力され、同様にして多数
決により単一の出力が得らnる。この様な回路構成にし
た場合、a@ tE12 ta畠のどnか1つが故障し
ても正し−い信号が次段の回路に送らnる。
、からの出力信号が、A2の多数決判定回路にに入力さ
n、多数決がとらn、単一の出方がA2から次段のbl
t bl t bsの回路に入力され、同様にして多数
決により単一の出力が得らnる。この様な回路構成にし
た場合、a@ tE12 ta畠のどnか1つが故障し
ても正し−い信号が次段の回路に送らnる。
しかし、 al eaz sagのどnか1つが故障
していても外部からは、システムは正常に動作している
ように見えるが、システムの信頼性は、al−a2as
がすべて正常に動作している場合に比べて大幅に低下す
る。al*IigeaBがプリント基板単位のシステム
の様な時は、a1駿a諺DaBを各々周期的にチェック
することによりシステムの信頼性を一定に保つことはで
きる。
していても外部からは、システムは正常に動作している
ように見えるが、システムの信頼性は、al−a2as
がすべて正常に動作している場合に比べて大幅に低下す
る。al*IigeaBがプリント基板単位のシステム
の様な時は、a1駿a諺DaBを各々周期的にチェック
することによりシステムの信頼性を一定に保つことはで
きる。
しかし、システム全体が一個のシリコン基板上に構成さ
nるような大規模集積回路で冗長度を持った回路構成に
しても、外部からその冗長度が判定できない様では、チ
ップの信頼度を判定できないことになり、結局システム
の信頼度t−判定する仁とは難しくなる。
nるような大規模集積回路で冗長度を持った回路構成に
しても、外部からその冗長度が判定できない様では、チ
ップの信頼度を判定できないことになり、結局システム
の信頼度t−判定する仁とは難しくなる。
本発明は、外部から集積回路の冗長度がどの程度残さn
ているかを判定する回路を同−牛導体基板上に設け、こ
の判定回路により集積回路の冗長度t−調べ信頼性の高
い装置を作るための集積回路を提供するものである。
ているかを判定する回路を同−牛導体基板上に設け、こ
の判定回路により集積回路の冗長度t−調べ信頼性の高
い装置を作るための集積回路を提供するものである。
本発明は、従来は、冗長回路が集積回路内部に設けらn
ていてもその冗長度が外部がら把握できなかったものを
同−集積回路上に冗長度がどの程度残さnているかを調
べるための回路を設けることにより、冗長回路をチェッ
クし、冗長度を調べらnるようにし、チップの信頼度を
把握で造るようにした。tた。冗長度t−調べるための
回路は。
ていてもその冗長度が外部がら把握できなかったものを
同−集積回路上に冗長度がどの程度残さnているかを調
べるための回路を設けることにより、冗長回路をチェッ
クし、冗長度を調べらnるようにし、チップの信頼度を
把握で造るようにした。tた。冗長度t−調べるための
回路は。
簡単なデコーダとゲート回路で構成することができる。
第2図、第3図に本発明の実施例を示す。
第2図は、信号処理回路(al sag sag)*(
blt 。
blt 。
bll)m)”’多数決回路A、 、A、 、A、・・
・、およびデコーダBから成り立っており、cnらの回
路は同一のシリコンチップ上に構成さjしている。(a
l*aHtlkB)t(b、vJeb@)・・・の信号
処理回路は各々8EL1(i=1〜3)がHレベルの時
正常な動作をするものとし、iた8EL、がLレベルの
時は。
・、およびデコーダBから成り立っており、cnらの回
路は同一のシリコンチップ上に構成さjしている。(a
l*aHtlkB)t(b、vJeb@)・・・の信号
処理回路は各々8EL1(i=1〜3)がHレベルの時
正常な動作をするものとし、iた8EL、がLレベルの
時は。
各々の出力はHレベル又はLレベルに固定さnる。
また、CKがHレベルになると、8EL1はすべてHレ
ベルとなり、通常の動作を行ない、OKがLレベルの時
、ADH、AD2に入力さnた2進化信号により、10
進化信号に変換さnた5ELiのいずnか1つが選択さ
n、今、8)、Ll が選択さn九時は、信号の流r
tはAI −a 1 →A 2−e l) 。
ベルとなり、通常の動作を行ない、OKがLレベルの時
、ADH、AD2に入力さnた2進化信号により、10
進化信号に変換さnた5ELiのいずnか1つが選択さ
n、今、8)、Ll が選択さn九時は、信号の流r
tはAI −a 1 →A 2−e l) 。
A3となり% (al 警b11・・・)の回路チェッ
クが行なえる。
クが行なえる。
餓3図の例は、各信号処理回路を単独に選択できるセレ
クタを同一シリコンチップ上に設け、各信号処理回路単
独のチェックを可能にしたものである。
クタを同一シリコンチップ上に設け、各信号処理回路単
独のチェックを可能にしたものである。
第3図は、各々の信号処理ブロック(atb#・・・)
に単独に第2図で用いたセレクタを設け(B1゜B2.
・・・)こnらセレクタを選択するセレクタCを設けた
が、信号処理回路、多数決回路と共に同一シリコンチッ
プ上に構成されたものである。セレクタCからのセレク
ト信号線は、信号処理回路のブロック数が必要になり、
こnらの信号は、AL)1−Al)iに入力さnた2進
化信号tデコードして、10進にさnたも(D(81〜
1i)t−使用する。さらに5l−8iの信号線は、B
l−、Biなるセレクタのスレクト信号となり、各信号
処理ブロック(aMsebMs=−・)?選択する。マ
タ。
に単独に第2図で用いたセレクタを設け(B1゜B2.
・・・)こnらセレクタを選択するセレクタCを設けた
が、信号処理回路、多数決回路と共に同一シリコンチッ
プ上に構成されたものである。セレクタCからのセレク
ト信号線は、信号処理回路のブロック数が必要になり、
こnらの信号は、AL)1−Al)iに入力さnた2進
化信号tデコードして、10進にさnたも(D(81〜
1i)t−使用する。さらに5l−8iの信号線は、B
l−、Biなるセレクタのスレクト信号となり、各信号
処理ブロック(aMsebMs=−・)?選択する。マ
タ。
各信号処理ブロックの内での回路の選択は、第2図に示
したと同様な信号ADDI*ADD2 GK により行
う、第3v!Aの場合も、第2図と同様にCK端子をH
レベルにすることにより、チップは正常の動作状態にな
る。
したと同様な信号ADDI*ADD2 GK により行
う、第3v!Aの場合も、第2図と同様にCK端子をH
レベルにすることにより、チップは正常の動作状態にな
る。
第4図に信号処理ブロックの構成の例を示す。
#!4図でs aHe au * allが同一の構造
をもつ信号処理回路であり、各々8E−L i (i=
1〜3)がLレベルの時正常の動作を行ない、Hレベル
の時、その出力はハイインピーダンス状態となり。
をもつ信号処理回路であり、各々8E−L i (i=
1〜3)がLレベルの時正常の動作を行ない、Hレベル
の時、その出力はハイインピーダンス状態となり。
この時* Ii (t”=t〜3)に入力さnた信
号は。
号は。
Gi(1−1〜3)のトライステート出力を持つゲ−)
1−通して0i(1−1〜3)に出力さnる。
1−通して0i(1−1〜3)に出力さnる。
また、第4図において11.I、 、I、の入力信号!
Iは、複数本であっても前述と同様の動作を行なうこと
ができる。
Iは、複数本であっても前述と同様の動作を行なうこと
ができる。
以上述べた第3図、第4図又はg2図の回路構成とする
ことにより任意の信号処理回路を外部から単独に選択す
ることができ、任意の部分の回路チェックができること
になる。
ことにより任意の信号処理回路を外部から単独に選択す
ることができ、任意の部分の回路チェックができること
になる。
本発明は1以上述べた簡単なセレクト回路、デコーダ(
ロ)路t−集積回路内部に設けることにより。
ロ)路t−集積回路内部に設けることにより。
外部から冗長回路の冗長度を判定でき、築積回路の信頼
度を把握できる効果かめる。
度を把握できる効果かめる。
第1(2)は3対lの多数決回路を示す図hMz図は1
本発明の実施例のl)を示す図、第3図は本発明の一実
施例を示す図、第4図は第3図のa又はbを詳しく説明
する図である。 lユII、、I、・・・・・・前段からの同一信号s
”11 ’a□j t alll・旧・・同一の信号
処理回路。
本発明の実施例のl)を示す図、第3図は本発明の一実
施例を示す図、第4図は第3図のa又はbを詳しく説明
する図である。 lユII、、I、・・・・・・前段からの同一信号s
”11 ’a□j t alll・旧・・同一の信号
処理回路。
Claims (3)
- (1) 1個の半導体基板に、所要の回路の構成素子
の数に冗長度を持たせて該所要の回路を必要最小限の素
子数よ°り多い菓子で構成する集積回路において、冗長
度がどの程度残さnているかを外部から判定できる手段
を設けたことを特徴としfc集積回路。 - (2)上記外部端子を選択することにより冗長回路の信
頼度を+U足できる回路を該半導体基板上に構成したこ
とを特徴とする特許請求の範囲(1)項延記載の集積回
路。 - (3)2進−10進デコーダを該半導体基板上に構成し
、冗長回路の信頼度t−!!sJ定できる機能を有する
ことを特徴とする特許請求の範囲(2)に記載の集積回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56137431A JPS5839050A (ja) | 1981-09-01 | 1981-09-01 | 集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56137431A JPS5839050A (ja) | 1981-09-01 | 1981-09-01 | 集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5839050A true JPS5839050A (ja) | 1983-03-07 |
JPS6211739B2 JPS6211739B2 (ja) | 1987-03-14 |
Family
ID=15198459
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56137431A Granted JPS5839050A (ja) | 1981-09-01 | 1981-09-01 | 集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5839050A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62150439A (ja) * | 1985-12-24 | 1987-07-04 | Nec Corp | 高信頼性コンピユ−タ方式 |
US4994976A (en) * | 1988-02-17 | 1991-02-19 | Mitsubishi Jukogyo Kabushiki Kaisha | Film thickness controller |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4830338A (ja) * | 1971-08-17 | 1973-04-21 | ||
JPS5276842A (en) * | 1975-12-22 | 1977-06-28 | Nippon Telegr & Teleph Corp <Ntt> | Memory elements |
JPS5570998A (en) * | 1978-11-20 | 1980-05-28 | Nippon Telegr & Teleph Corp <Ntt> | Block switching system for memory unit |
-
1981
- 1981-09-01 JP JP56137431A patent/JPS5839050A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4830338A (ja) * | 1971-08-17 | 1973-04-21 | ||
JPS5276842A (en) * | 1975-12-22 | 1977-06-28 | Nippon Telegr & Teleph Corp <Ntt> | Memory elements |
JPS5570998A (en) * | 1978-11-20 | 1980-05-28 | Nippon Telegr & Teleph Corp <Ntt> | Block switching system for memory unit |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62150439A (ja) * | 1985-12-24 | 1987-07-04 | Nec Corp | 高信頼性コンピユ−タ方式 |
US4994976A (en) * | 1988-02-17 | 1991-02-19 | Mitsubishi Jukogyo Kabushiki Kaisha | Film thickness controller |
Also Published As
Publication number | Publication date |
---|---|
JPS6211739B2 (ja) | 1987-03-14 |
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