JPH0322144A - 中央処理装置搭載盤の処理能力測定方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は中央処理ＶＬ置搭載盤の処理能力測定方式に係
り、特に中央処即装置に対して少量から多量のデータを
タイミングを可変して入力し、それにより中央処理装置
から処理出力されたデータに基づいて中央処理装首の処
理能力を測定する中央処理装置搭戟盤の処理能力測定方
式に閏する。

中央ｔｉｌｌ理装ｉ５ｆ　（ＣＰＵ）搭載システムで、
通信プロトコルを処理したり、通信データを処理するシ
ステムにおいては、ＣＰＵ搭載盤の処理能力を評価する
ために、外部よりデータを少邑から多邑まで可変入力し
、そのときのＣＰＵからのデータを測定する必要がある
。

ところが、そのためのデバッグ用装置を設計し、プログ
ラム内部に速度可変ルーチンを追加するとき、連続的に
データ速度を可変させることは処理が複雑になり、通常
の処理速度も遅くなるため、より簡素なＣＰＵ処理能力
測定方式が必要となる。

〔従来の技術〕

第６図は従来のＣＰＵ搭載盤処理能力ｉ１１＋１定方式
の一例の構成図を示す。同図中、１１は外部インターフ
ェース処理盤で、処理能力を評価測定されるべきＣＰＵ
”＋２の搭ａ盤で、また、ファームウＩ７１３も搭載さ
れている。ただし、ＣＰＵ１２及びフ７−ムウエア１３
Ｇ，ｔ測定評価用のもので｛よなく、あくまでもこの情
報処理システムにおけるインターノＩ−ス処理用のもの
である。１／Ｈよ冶具で、外部インター７１−ス処理！
｛１１へ種々のデータ（ＴＸＤＡＴＡ）を送信し、また
外部インターフェース処理！！３１１からのデータ（Ｒ
ＸＤＡｒＡ）を受信する。

１５は主処理盤で、外部インターフェース処即盤１１を
介して治具１４との間で、双方向のデータ通信を行なう
。なお、外部インターフェース装置１１は通常複数ある
。

上記の構或において、治具１４から送信されたデータ＜
ＴＸ［）ＡＴＡ）は外部インターフ■−ス処理盤１１内
のＣＰＵ１２で処即され、その処理結果のデータが主処
理盤１５へ転送され、ここで正しくデータが伝送された
かどうかが確認される。

このとき、ＴＸＤＡＴΔのデータ邑、種別に応じて伝達
時間の測定も行なう。

更に、主処理盤１５から外部インターフェース処理盤１
１ヘデータ送信命令を送信し、これによりＣＰＵ１２で
処理されたデータ（ＲＸＤＡ　ｒＡ）が治具１４へ送信
され、伝達時間の測定などが行なわれる。

このように、従来は治具１４から送信される「ＸＤＡＴ
Ａのデータ量、種別を種々可変して、それが、正しく主
処理盤１５にどの程度の伝達時間で受信されるか、また
、ＲＸＤＡＴＡが治具１４で正確にどの程度の伝達の伝
達時間で受信されるかなどを測定することにより、ＣＰ
Ｕ１２を搭戟した外部インターフェース処理盤１１の処
理能力の評価を行なっていた。

値を測定するために、治具１４のデータの送受信速度を
逐次変化させる必費があり、そのために治具１４のソフ
トウェア及び処冴丁順を変更する必要があった。この場
合は、治具１４にデバッグ装置を設けることになり、処
理千順が複雑で、通常の処理速度も遅くなってしまう。

他方、上記のソフ１ヘウ■ア及び処叩丁順の変更をｈな
わない揚合も、冶貝１４は外部インターフＩ−ス処即１
１１を過負荷な状態にしなければならないから、治具１
４の送信及び受信能力は外部インターフェース処理盤１
１より常に数段ゆれた極めて高価な装置が必要であった
。

本発明は以上の点に鑑みてなされたもので、ソフトウェ
ア及び処理手順を変え『に簡単にＣＰＵの処耶能力の測
定を行なうことができる中央処理装置搭戎盤の処理能力
測定方式を提供することを目的とする。

〔発明が解決しようとする課題〕

しかるに、上記の従来ｈ式では処理能力の限界〔課題を
解決するための手段〕 第１図Ｕ本発明方式の原即構成図を示す。同図中、２１
は中央処即装胃搭戟盤〈以下、ＣＰｔＪ搭載盤という〉
で、ＣＰＵ２２を搭載しており、その人力データを処理
して出力する。

２３はパルス発生手段で、パルス幅及びパルス数のうち
少なくともいずれか一方が漸次変化するパルスをＣＰＬ
Ｊ２２の小ルト端子へ供給する。

２４ｕ測定手段で、ＣＰｔＪ搭載盤２１の出力データに
基づいてＣＰＵ搭ｕ．ｌ！ｌ２１の処理能力を測定する
。

ルス幅及びパルス数のうち少なくともいずれか一方が漸
次変化するようにされているため、ＣＰＬＩ２２はその
パルスのパルス幅又はパルス数に応じて断続的に動作す
ると共に、その動作朋間が漸次変化していく。

これにより、ＣＰＵ処理盤２１の処理速度が一定時間以
上かかったときの動作確認や、ＣＰＵ処理盤２１の処理
能力を実質的に低下させることで、過負荷状態を作り出
すことができる。

〔竹用〕

ＣＰＬＪ　２　２のホルト’１２　’Ｆに入力されるパ
ルスが所定の論理レベルになる毎に、ＣＰＵ２２はその
初作を強ルリ的に停止する。このホルト〈口ＡＬＵ）機
能は本来は異常処理時のＣＰＬＪ動作の強制停止や、多
重処理の不変時に一方のＣＰＵの動作を停止して消費電
力を低減させるためなどに使用されている。

本発明では、このＣＰＵ２２のホルト端子に印加される
パルスがパルス発生手段２３により、バ〔実施例〕 第２図は本発明の要部の一実施例の構成図台示す。同図
中、第１図と同一構成部分には同一符号を付してある。

第２図において、２２は例えば無線通信の監視系その他
の情報処理システムの外部インターフェース処理盤内に
あるＣＰＵで、その９０ック入力端子ＣＬＫにクロック
発生回路２６からのク０ツクが印加されると共に、その
ホルト＊ｆＨＡＬ丁に、可変パルス発１回路２７からの
パルスが印加される。

この可変パルス発生回路２７は可変抵抗器ＶＲと共に前
記したパルス発生手段２３を構成しており、例えば第３
図の如き回路構成とされている。

第３図において、可変抵抗器ＶＲ１及びＶＲ２は第２図
に示した可変抵抗器ＶＲで、また、可変抵抗ＷＶＲＩ．
抵抗Ｒ　１　．　Ｒ　２．　」＞テン”ｊＣ１　．イン
バータＩＩ．１２及びＩ３は一般的なＣＲ発振回路３０
を構成している。このＣＲ発振回路３０の出力パルスの
繰り返し周波数は可変抵抗器ＶＲ１により可変できるよ
う構成されており、またその繰り返し周波数は前記クロ
ツク発生回路２６の出力クロック周波数より低い周波数
範囲に設定されている。なお、Ｒ１は保護用抵抗である
。

また、ＭＭｕ再トリガ形の単安定マルチバイブレータで
、ＣＲ発振回路３０の出力パルスでトリガーされ、コン
デンザＣ２及び可変抵抗器ＶＲ２により決まる時定数に
従った幅「２のパルスを出力する。この単安定マルチバ
イブレータＭＭの出力パルスはインバータＩ４を介して
出力される。

従って、インバータ４の出力パルスは、インバータ１１
より取り出されるＣＲ発振回路３０の出力発振パルスの
繰り返し局期ｒ１ｆｆｉに、パルス幅ｒ２を右するパル
スとなる。この出力パルスの繰り返し周用「１は可変抵
抗器ＶＲＩにより可突でき、またパルス幅Ｔ２は可変抵
抗器ＶＲ２により可変することができる。

これにより、可変抵抗器ＶＲＩにより丁１を最小値とし
、可変抵抗器ＶＲ２により「２を最小値としｌこときＵ
％第４図（Ａ）に示す如くパルス幅最小で、最短周明の
パルスがインバータＩ４から取り出される。

また、可変抵抗器ＶＲＩにより「１を最小値とし、可変
抵抗器ＶＲ２にまりＴ２を最大値（Ｔ１〈Ｔ２）とした
ときは、単安定マルチバイブレータＭＭの時定数以内で
発振パルスが２＠以上入力されるため、インバータＩ４
の出力信８波形は第４図（Ｂ）に示す如くローレベルの
ままとなる。

また、可な抵抗器ＶＲ１により「１を最大値とし、可変
抵抗器ＶＲ２によりＴ２を最小値（Ｔ１〉Ｔ２）とした
ときには、インパータ■４の出力信号波形は第４図（Ｃ
）に示す如く、ローレベルのパルス幅Ｔ２が最小で、か
つ、最長周朋Ｔ１のパルスとなる。

更に可変抵抗器ＶＲＩ，ＶＲ２により各々「１，Ｔ２を
最大値（Ｔｌ　＞Ｔ２＞に設定したときは、インバータ
ｌ４の出力信８波形は第４図（Ｄ）に示す如く、０−レ
ベルのパルス幅Ｔ２が最艮で、かつ、最長周明「１のパ
ルスとなる。

第４図（Ａ）〜（Ｄ）以外にも、可変抵抗器■Ｒｌ，Ｖ
Ｒ２を任意のめに設定することにより、それらの値に応
じたパルス周ｆｆｉＴ１で、かつ、パルス幅Ｙ２をもつ
パルスを発生することができる。

かかる構成のパルス発１回路２７より第２図に示したＣ
ＰＵ２２のホルト端子Ｈ　Ａ　Ｌ　Ｔに印加される信号
が第５図（Ｂ）のｉの領域で丞す如くハイレベルである
ものとすると、ＣＰＬｌ２２はその動作を停止されるこ
とはなく、クロックに同期しｔこ最高速度で入力データ
の処理を行なう。

次に第２図に丞した可変抵抗器ＶＲ（第３図のＶＲ１．
ＶＲ２）を例えば手動で時間の経過と共にその値を漸次
変化させると、可変パルス発生回路２７から第５図（Ｂ
）の領域■に示す如きパルス幅等が漸次広くなるパルス
が取り出され、ＣＰ０２２のホルト喘子Ｈ　Ａ　Ｌ　Ｔ
に印加される。

これにより、ＣＰＬｌ２２は第５図（Ａ）に示す如く、
ホルト端子ＨＡＬＴの入力パルスがローレベルの！１１
Ｎ間毎にその動作を停止せしめられ、処理能力が低下さ
れる。一方、ＣＰｔＪ２２の搭載盤の入力データは一定
速度であるが、ＣＰＵ２２の断続的な動作により、あた
かも通常の処叩速度で処理しきれない過負荷の状態のＣ
ＰＬＪに入力されたことと等価となる。

また、上記の断続的な動作停止期間は、徐々に良くなっ
ていくから、以上よりＣＰＵ２２の処理速度が本来の処
理速度より徐々に遅くなっていき（より過負荷の状態と
なっていき）、最終的に過負荷の限界埴を測定すること
ができる。

これにより、ＣＰｔＪ　２　２の搭Ｓ！盤の処理能力の
測定評価ができる。また、入力データの伝送速度Ｕ一定
であるから従来の冶貝１４のような高速な治具は不讐で
あり、またソフトウエアでＣＰＵ２２の動作を断続的に
停止させるものではないから、ソフトウエア及び処理ｆ
順の変更は不要である。

なお、パルス発生手段２３はＣＰＵ搭４！盤２１の外付
け装置として利用したｈが装置本体のコストダウンとな
り、測定器（評価用治具）として用いることができるの
で右利であるが、装置本体に内蔵するようにしてｂよい
ことは勿論である。

また、パルス発生手段２３は第２図に示した実施例では
パルス幅と周期とを同時に変化させるように説明したが
、パルス幅とパルス数（周期〉の一方だけを変化させる
ようにしても本発明の所期の目的低達成することができ
る。

〔充明の効果〕

上述の如く、本発明によれば、ＣＰＵ搭載盤の処即能力
をハードウエアで実質的に低下させるようにしたので、
過負荷状態を見掛け上作り出すことができ、よってソフ
トウエア及び処理ｆ順を変史することなく、ＣＰＵ搭載
盤の処理能力の測定を定樋的に１１−　ｈうことができ
、またＣＰＵ搭戟盤の木東の処理速度をＲｇ速度として
処即能力を（ｌｔ下させることで過負拘状態を作り出し
ているので、入力データを送信したり、ＣＰＵ搭載盤か
らの送信データを受信する治貝として、ＣＰＵ搭戟盤の
処即能力程度のものを用意すればよく、従来のような極
めて高速の冶貝を用いなくとも従来とｆ′ｉ１等以上の
処理能力の測定ができる秀の￥ｆ長を右するものである
。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図Ｕ本発明のｔ部の一実施例の構成図、第３図は可
変パルス発生回路の一実施例の回路図、 第４図は第３図の軌作説明用信目波形図、第５図は第２
図の初竹説明用タイｌいチ１−−１〜、第６図は従来の
測定方式の一例の構成図である。 図において、 ２１は中央処理装謬搭ａ盤、 ２２は中央処理装置（ＣＰｔＪ） ２３はパルス発生手段、 ２４ｕ３１１定手段、 ２７は可変パルス発生回路 をボす。

Claims (1)

1. 【特許請求の範囲】 入力データを処理して出力する中央処理装置搭載盤（２
   １）と、 該中央処理装置搭載盤（２１）内の中央処理装置（２２
   ）のホルト端子へパルス幅及びパルス数のうち少なくと
   もいずれか一方が漸次変化するパルスを供給するパルス
   発生手段（２３）と、該中央処理装置搭載盤（２１）に
   より処理されて取り出された出力データに基づいて該中
   央処理装置搭載盤（２１）の処理能力を測定する測定手
   段（２４）と、 よりなることを特徴とする中央処理装置搭載盤の処理能
   力測定方式。