JPS588362A - 周辺機器用テスト信号発生方法 - Google Patents
周辺機器用テスト信号発生方法Info
- Publication number
- JPS588362A JPS588362A JP56106060A JP10606081A JPS588362A JP S588362 A JPS588362 A JP S588362A JP 56106060 A JP56106060 A JP 56106060A JP 10606081 A JP10606081 A JP 10606081A JP S588362 A JPS588362 A JP S588362A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- test signal
- read out
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はカードリーダのような低速の出力信号を模擬し
たテスト信号の発生方法に関するものである。
たテスト信号の発生方法に関するものである。
従来この種の周辺機器のコントローラやインタフェイス
を製作する場合には、実際に周辺機器を接続してテスト
調整しなければならず、特にコンピュータと周辺機器と
の納入メーカが異なる場合などには不便なことが多かっ
た。また通常のｃｐＵはカードリーダなどと比べて高速
であるために、カードリーダの出力を模擬したテストデ
ータを作成することはきわめて困難であった。本発明は
上記の問題点を解決せんとするものであり、比較的もの
である。
を製作する場合には、実際に周辺機器を接続してテスト
調整しなければならず、特にコンピュータと周辺機器と
の納入メーカが異なる場合などには不便なことが多かっ
た。また通常のｃｐＵはカードリーダなどと比べて高速
であるために、カードリーダの出力を模擬したテストデ
ータを作成することはきわめて困難であった。本発明は
上記の問題点を解決せんとするものであり、比較的もの
である。
以下本発明を実施例図によって詳述する。第１図ａは本
発明に用いる装置の概略構成金示したものであ）、図に
おいてマイクロプロセッサエＣよりなるＣ Ｐ Ｕ（］
）は割込み機能を具えたもので１、ＲＡＭメモリ（２）
およびコンソール（３）と共にマイクロコンピュータユ
ニットを構成している。（４）は発振回路および分周回
路よりなるクロック発生回路、′（５）はクロックパル
スをカウント元で設定された間隔−に割込信号を発生す
るタ゛イマ割込回路、（６）は出力手段としての工１０
ポートである。同図すはメモリ（２）内のテスト′デー
タ格納部のメモリマツプを示したもので、先頭番地には
タイマ設定値すなわち割込間隔が格納され、次にテスト
信号の初期論理値すなわちテスト信号が１”で始まるか
加”で始まるかを示すデータ、次に同−論理値の持続期
間すなわち論理反転間隔をその期間内の割込回数で表わ
したデータが順次格納され、最後にテスト信号の終了を
示す終了コード或は繰返しを指示するコードが格納され
る。
発明に用いる装置の概略構成金示したものであ）、図に
おいてマイクロプロセッサエＣよりなるＣ Ｐ Ｕ（］
）は割込み機能を具えたもので１、ＲＡＭメモリ（２）
およびコンソール（３）と共にマイクロコンピュータユ
ニットを構成している。（４）は発振回路および分周回
路よりなるクロック発生回路、′（５）はクロックパル
スをカウント元で設定された間隔−に割込信号を発生す
るタ゛イマ割込回路、（６）は出力手段としての工１０
ポートである。同図すはメモリ（２）内のテスト′デー
タ格納部のメモリマツプを示したもので、先頭番地には
タイマ設定値すなわち割込間隔が格納され、次にテスト
信号の初期論理値すなわちテスト信号が１”で始まるか
加”で始まるかを示すデータ、次に同−論理値の持続期
間すなわち論理反転間隔をその期間内の割込回数で表わ
したデータが順次格納され、最後にテスト信号の終了を
示す終了コード或は繰返しを指示するコードが格納され
る。
第２図および第３図は具体例を示したものであり、第２
図すは第１図すに示したメモリエリヤ内のデータの具体
例で１６進数で標記しである。この図のテストデータに
おいて、先頭番地（１０００番地）のＯＦ”は１５個の
クロックパルスをカウントして割込信号を発生させるこ
とを示し、１００１番地の「００」は初期論理が“０″
であることを示し「ＦＦ」は初期論理”１”を示すもの
とする。１００２番地乃至１００９番地は論理反転間隔
を割込回数で表わしたもので、このデータによって形成
されるテスト信号の波形を第２図ａに示もアドレス１０
０２番地以下のデー冬がそれぞれ第２図ａの区間ｔｌ、
ｔ２，５＋・ｔ８に対応している。１０．０４番地の「
ＦＦＪは終了コードで、この終了コードがｌ−、ＦＥＪ
の場合は同一パターンを繰シ返すものとする。これらの
データはプロダラム実行前にあらかじめコンソール（３
）からキー人力しておくのである。
図すは第１図すに示したメモリエリヤ内のデータの具体
例で１６進数で標記しである。この図のテストデータに
おいて、先頭番地（１０００番地）のＯＦ”は１５個の
クロックパルスをカウントして割込信号を発生させるこ
とを示し、１００１番地の「００」は初期論理が“０″
であることを示し「ＦＦ」は初期論理”１”を示すもの
とする。１００２番地乃至１００９番地は論理反転間隔
を割込回数で表わしたもので、このデータによって形成
されるテスト信号の波形を第２図ａに示もアドレス１０
０２番地以下のデー冬がそれぞれ第２図ａの区間ｔｌ、
ｔ２，５＋・ｔ８に対応している。１０．０４番地の「
ＦＦＪは終了コードで、この終了コードがｌ−、ＦＥＪ
の場合は同一パターンを繰シ返すものとする。これらの
データはプロダラム実行前にあらかじめコンソール（３
）からキー人力しておくのである。
第３図のフローチャートに示すように、プロダラムを実
行させると、先ず（イ）の初期処理においてアドレスレ
ジスタ（Ａ：ｏｍ）をデータエリアの先頭番地すなわち
上側では１０００番地にセットし、（ロ）においてＡＤ
Ｈ番地の内容すなわちタイマ設定値「ＯＦ」を読み出す
。次に（ハ）においてタイマを設定、し割込許可を与え
る。次に（ニ）でアドレスレジスタ（Ａ、ＤＲ）をイン
クリメントし、（ホ）でＡＤＨ番地の内容すなわちｉ期
論理データ「００」を読み出し、（へ）で初期論理値今
の例では１０”を出力する。当初（ワ）、−の終了・−
ド、繰返し・−ドは検出されておらず、これらの判定は
ＮＯで、寺す忙（ト）（チ）で次の番地の１００２のデ
ータ「０８」を読み出し、〈す）で割込回数をカウント
し、割込回数が８回に達すると（ヌ）で出力論理を０′
″か。ら′１″に反ト 転させて、再び−に戻シ次の論理反転間隔データ「０４
」を読み出し、割込信号を４回カウントして串力を反転
させる。同様にして順次論理反転を繰シ返し、終了コー
ド「ＦＦＪを読み出すとプロダラムを終了・シ、また繰
返しコード「ＦＥｌを読み出すと、再びアドレスカウン
タ（ＡＤＨ）を１０００番地に戻して同一のパターンの
テスト信号を出力するのである。第２図の例では、論理
反転間隔データとして８，４．・・・などの小さい数値
例を示したが、実際には２５６までの数が可能であり、
もつと反転間隔を大きくとりたい場合には各データを２
バイトデータとすればよい。また反転間隔を小さくとり
たい場合はメモリ２の先頭アドレスにセットする割込み
間隔を小さくとればよい。
行させると、先ず（イ）の初期処理においてアドレスレ
ジスタ（Ａ：ｏｍ）をデータエリアの先頭番地すなわち
上側では１０００番地にセットし、（ロ）においてＡＤ
Ｈ番地の内容すなわちタイマ設定値「ＯＦ」を読み出す
。次に（ハ）においてタイマを設定、し割込許可を与え
る。次に（ニ）でアドレスレジスタ（Ａ、ＤＲ）をイン
クリメントし、（ホ）でＡＤＨ番地の内容すなわちｉ期
論理データ「００」を読み出し、（へ）で初期論理値今
の例では１０”を出力する。当初（ワ）、−の終了・−
ド、繰返し・−ドは検出されておらず、これらの判定は
ＮＯで、寺す忙（ト）（チ）で次の番地の１００２のデ
ータ「０８」を読み出し、〈す）で割込回数をカウント
し、割込回数が８回に達すると（ヌ）で出力論理を０′
″か。ら′１″に反ト 転させて、再び−に戻シ次の論理反転間隔データ「０４
」を読み出し、割込信号を４回カウントして串力を反転
させる。同様にして順次論理反転を繰シ返し、終了コー
ド「ＦＦＪを読み出すとプロダラムを終了・シ、また繰
返しコード「ＦＥｌを読み出すと、再びアドレスカウン
タ（ＡＤＨ）を１０００番地に戻して同一のパターンの
テスト信号を出力するのである。第２図の例では、論理
反転間隔データとして８，４．・・・などの小さい数値
例を示したが、実際には２５６までの数が可能であり、
もつと反転間隔を大きくとりたい場合には各データを２
バイトデータとすればよい。また反転間隔を小さくとり
たい場合はメモリ２の先頭アドレスにセットする割込み
間隔を小さくとればよい。
なお本実施例のように割込間隔をも設定可能にしておけ
ば、各データは１バイトで充分である。なおアナログ信
号を出力したい場合は、第１図ａに示すようにＤ ／
Ａコンバータ（７）を接続することによシ可能である。
ば、各データは１バイトで充分である。なおアナログ信
号を出力したい場合は、第１図ａに示すようにＤ ／
Ａコンバータ（７）を接続することによシ可能である。
上述のように本発明によれば、僅かなバイト数のデータ
により低速で反転間隔の長いテスト信号を容易に発生さ
せることができ、市販のマイクロプロセッサチップと多
容量のメモリを用いて簡単に低速周辺機器用のテスト信
号を発生させることができるので、従来のように実機を
接続しなくてもインタフェイスなどのテスト調整あるい
は駅の改札機などのテストが容易に行えるという利点が
ある。
により低速で反転間隔の長いテスト信号を容易に発生さ
せることができ、市販のマイクロプロセッサチップと多
容量のメモリを用いて簡単に低速周辺機器用のテスト信
号を発生させることができるので、従来のように実機を
接続しなくてもインタフェイスなどのテスト調整あるい
は駅の改札機などのテストが容易に行えるという利点が
ある。
第１図ａは本発明方法に用いる装置の一実施例を示すブ
ロック図、同図すは同上の要部メモリ構成図であり、第
２図ａは本発明方法を説明するタイミング図、同図すは
同上のデータ例を示す要部メモリ構成図、第３図は同上
のフローチャートである。 （１）ばＣＰＵ、（２＋はメモリ、（３）はコンソール
、（４）はクロック発生回路、（５）は割込発生手段（
タイマ割込回路、（６）は出力手段（■１０ポート）。 代理人 弁理士 縣 浩 介 −祠 ←基本クロ・νりにｌ、５〜
ロック図、同図すは同上の要部メモリ構成図であり、第
２図ａは本発明方法を説明するタイミング図、同図すは
同上のデータ例を示す要部メモリ構成図、第３図は同上
のフローチャートである。 （１）ばＣＰＵ、（２＋はメモリ、（３）はコンソール
、（４）はクロック発生回路、（５）は割込発生手段（
タイマ割込回路、（６）は出力手段（■１０ポート）。 代理人 弁理士 縣 浩 介 −祠 ←基本クロ・νりにｌ、５〜
Claims (2)
- （１）割込み機能を有するＣＰＵ、メモリ、一定間隔で
割込発生を行う手段および出力手段を具え、あらかじめ
上記メ毛りにテスト信号の初期論理及び論理反転間隔を
表わす複数のデータおよび終了コードを順次記憶させて
おき、上記初期論理を読出して出力論理を設定したのも
終了コードを読出すまで、上記各データを読出す毎に各
データ値に対応した割込回数を計数して出力論理を反転
させるようにしたことを特徴とする周辺機器用テスト信
号発生方法。 - （２）上記メモリの記憶内容に割込間隔を指定するデー
タを含み、割込間隔をあらかじめ設定で゛きるようにし
たことを特徴とする特許請求の範囲第１項記載の周辺機
器用テスト信号発生方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106060A JPS588362A (ja) | 1981-07-06 | 1981-07-06 | 周辺機器用テスト信号発生方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106060A JPS588362A (ja) | 1981-07-06 | 1981-07-06 | 周辺機器用テスト信号発生方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS588362A true JPS588362A (ja) | 1983-01-18 |
Family
ID=14424063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56106060A Pending JPS588362A (ja) | 1981-07-06 | 1981-07-06 | 周辺機器用テスト信号発生方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588362A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4594759A (en) * | 1985-04-13 | 1986-06-17 | Hideaki Ikeda | Surface-chiseling machine |
| JPH03131975A (ja) * | 1989-10-18 | 1991-06-05 | Nishimura Giken:Kk | テストパターン波形入力における信号レベル自動設定装置 |
-
1981
- 1981-07-06 JP JP56106060A patent/JPS588362A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4594759A (en) * | 1985-04-13 | 1986-06-17 | Hideaki Ikeda | Surface-chiseling machine |
| JPH03131975A (ja) * | 1989-10-18 | 1991-06-05 | Nishimura Giken:Kk | テストパターン波形入力における信号レベル自動設定装置 |
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