JPH0322049A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、コンピネータシステムにおける主記憶装置
などのアクセス制御を行うメモリ制御装置に関する。

従来の技術 周知のように、大型の主記憶では全体をいくつかのモジ
ュールに分割し、それぞれにアドレスバノファレジスタ
とデータバノファレジスタを用意して、同時動作が可能
なように構成されているのが並通である。これをマルチ
モジー−ルメモリと呼び、同時動作が可能なモジュール
の一つひとつをバンクと称している。例えばバンクの数
を２ｋ個とし、主記憶の大きさが２　アドレスユニノト
であるとすると、ｊピノトのアドレスのうちｋビノトで
モジュール番号を、ｌビノトでアクセス単位内の位置を
指定することになるから、モジュール内の位置指定には
ｊ　　　（ｋ＋ｉ）三沼ビノトが用いられることになる
。そしてこのｉ，ｋ，−ｇピントのアドレス情報内での
配置のしかたには次の２種がある。

第１の方法では、モジー−ル番号部が上位アドレスにと
られ、モジー−ル番号の小さい方から順にアドレスが配
置される。第２の方法では、モジー−ル番号部は下位順
にとられ、アドレスはモジュールをクロスしてふられて
いる。この第２の方法はインターリーブ方式と呼ばれて
いる。インクーリーブ方法を用いると、連続したアドレ
スの情報が並行してアクセスできることになるから、先
行制御で同時に多数の情報をアクセスする場合や、キャ
シーメモリにおけるプロノク転送の場合に非常に効果的
である。そこで、大型の主記憶ではこの構成をとること
が多い。ただし、モジュール数の変更を行うと、アドレ
スの割り付けを変えねばならないので、構成の柔軟性や
耐故障性は第１の方法に劣る。

発明が解決しようとする課題 前述した従来の装置では、メモリ構成とバンク切換制御
部とのハードウエア上での関連が密接であるため、ＣＰ
Ｕから出力する論理アドレスとメモリ領域の実アドレス
の対応づけが固定され、自由度がなく、融通性に乏しく
、アプリケー７ヨンフログラムの制約となりかねない。

筐た最近のＣＰＵは急速に高機能化しており、従来主流
のｌ６ビノ｝ＣＰＵから３２ピットＣＰＵへと転換が進
んでいる。ここで重要なことは、従来のソフトウエア資
源を３２ビノトＣＰＵでも活用できるようにすることで
ある。多くの３２ビノトＣＰＵは高速の１６ビノ｝ＣＰ
Ｕとしての動作モードを有しているが、１６ビノ｝ＣＰ
Ｕに使用していた既存のソフトウエアで３２ピットＣＰ
Ｕを動作させるにはアドレス空間の拡張が必要である。

しかし３２ビソトＣＰＵ用のソフトウエアによって動作
する場合は、ＣＰＵの出力する論理アドレス空間自体が
充分に広いので、間接的なアドレス空間拡長方式を採る
必要はなく、ダイレクトにメモリにアクセスすることが
できる。このようなアプリケーションの事情に合わせた
適切なアクセス制御を従来装置では行うことができなか
った。

この発明は前述した従来の問題点に鑑みなされたもので
、その目的は、ＣＰＵから出力する論理アドレスとメモ
リ領域の実アドレスの対応づけが固定されず、動作モー
ドの自由度、融通性の高いメモリ制御装置を提供するこ
とにある。

課題を解決するための手段 そこでこの発明ではメモリ制御装置として、ＣＰＵの出
力する論理アドレスをメモリの物理アドレス空間内の所
定の実アドレスに対応づけるアドレス変換手段と、この
アドレス変換手段の変換内容を任意に書き換える変換内
容設定手段と、前記ＣＰＵの論理アドレスで前記メモリ
を直接アクセスするか前記アドレス変換手段からのアド
レスでＡｉｌｌ記メモリをアクセスするのかを切換える
動作モード切換手段とを設けた。

作用 前記動作モード切換手段で直接アクセスモードを選択す
ると、ＣＰＵの出力するアドレスで前記メモリが直接ア
クセスされる。また動作モード切換手段でアドレス変換
アクセスモードを選択すると、ＣＰＵの出力するアドレ
スは前記変換手段によって別体系のアドレスに変換され
、その変換アドレスで前記メモリがアクセスされる。そ
して、前記変換手段によってどのような体系のアドレス
に変換するのかは、その変換内容を書き換えることによ
って自由に設定することができる。

実施例 第１図は本発明の一実施例によるメモリ制御装置の概略
構成を示している。この装置では、ｃＰＵ１の出力する
アドレスでメモリ２を直接アクセスするモード（直接ア
クセスモード）と、ｃＰＵ１の出力するアドレスをアド
レス変換部３で変換してメモリ２をアクセスするモード
（アドレス変換アクセスモード）とがある。

ＣＰＵＩがモード切換フラグ５をオフにすると直接アク
セスモードになる。このモードでは、ＣＰＵＩ側の３２
ビノトのアドレスバス６がメモリ２側の３２ビットのア
ドレスバス７にバスゲート部４を介して直結され、ＣＰ
Ｕｌの出力する３２ビットのアドレスがメモリ２に直接
入力されてアクセスされ、データバス９を介して３２ビ
ットのデータがリード／ライトされる。

ＣＰＵ１がモード切換フラグ５をオンにするとアドレス
変換アクセスモードになる。このモードでは、ＣＰＵｌ
側のアドレスバス６のうちの下位加ビッ｝ＡＩ９〜ＡＯ
がバスゲート部４からアドレス変換部３側のアドレスバ
ス８に接続される（アドレスバス６の上位１２ビッ｝Ａ
３１〜Ａ２０は無効）。

ＣＰＵＩが加ビノトのアドレスＡＩ９〜ＡＯを出力する
と、そのうちの下位１４ビソトＡ１３〜ＡＯがアトレス
ハス８を通ってアトレスバス７のＡ１３〜ＡＯにのって
メモリ２に入力される。ｌた、ＣＰＵ１の出力した加ビ
ットのうちの上位６ビ７　｝　Ａ　１９〜Ａ１４がマル
チプレクサＩＯを経てアドレスマノノζ−１１に入力さ
れ、このアドレスマノパー１１からは別体系のｌ４ピン
トのアドレスＡ２′７〜Ａ１４が出力され、この変換ア
ドレスＡ２７〜Ａ１４がアドレスバス７のＡ２′７〜Ａ
１４にのってメモリ２に入力される。

つ１り、ＣＰＵ１が加ビノトのアドレスＡＩ９〜ＡＯを
出力すると、そのうちＡ１３〜ＡＯはその！１メモリ２
のアドレス入力となり、残りのＡＩ９〜Ａ１４がアドレ
スマソバー１１で１４ビノトの別アドレスＡ２７〜Ａｌ
４に変換されてメモリ２のアドレス入力となる。したが
ってメモリ２には拡張された路ビソトのアドレスＡ２７
〜ＡＯが入力され、データバス９を介して１６ビノトの
データがリード／ライトされる。

アドレスマンパー１１はＳＲＡＭからなり、これに任意
の変換内容を書き込み、任意に書き換えることができ、
これによってアドレス拡張時のアドレス変換体系を自由
に設定することができる。

アドレスマノパー１１に任意の内容を書き込む場合、フ
ラグ５をオンにしてアドレス変換アクセスモードとし、
マルチプレクサ１０釦よびアドレスマノバー１１にチッ
プセレクト信号ＣＳとライト信号Ｒ／Ｗを与える。この
とき同時にＣＰＵ　１から下位６ビノトのアドレスＡ５
〜ＡＯを出力すると、Ａ５〜ＡＯぱマルチプレクサ１０
を経てアドレスマノパー１１のアドレス入力となり、デ
ータバス９上のデータがアドレスマノハー１１に書き込
捷れる。

発明の効果 以上詳細に説明したように、この発明のメモリ制御装置
によれば、ＣＰＵの出力するアドレスでメモリを直接ア
クセスしたり、ＣＰＵの出力するアドレスを別体系の拡
張アドレスに変換してメモリをアクセスすることができ
るとともに、アドレス変換の内容を自由に書き換えるこ
とができ、ＣＰＵの動作モードやアブリケーンヨンに応
じた自由度、融通性に富んだメモリシステムを実現する
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例によるメモリ制御装置の概略
構成図である。 ６、７、８・・・アドレスバス。

Claims (1)

【特許請求の範囲】
1. ＣＰＵの出力する論理アドレスをメモリの物理アドレス
   空間内の所定の実アドレスに対応づけるアドレス変換手
   段と、このアドレス変換手段の変換内容を任意に書き換
   える変換内容設定手段と、前記ＣＰＵの出力する論理ア
   ドレスでもって前記メモリを直接アクセスするか前記ア
   ドレス変換手段からのアドレスで前記メモリをアクセス
   するのかを切換える動作モード切換手段とを備えたメモ
   リ制御装置。