JPH03214370A - 埋込型デジタル信号プロセッサを有する集積回路 - Google Patents

埋込型デジタル信号プロセッサを有する集積回路

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JPH03214370A
JPH03214370A JP2254008A JP25400890A JPH03214370A JP H03214370 A JPH03214370 A JP H03214370A JP 2254008 A JP2254008 A JP 2254008A JP 25400890 A JP25400890 A JP 25400890A JP H03214370 A JPH03214370 A JP H03214370A
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digital signal
signal processor
chip
semiconductor substrate
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JP2254008A
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Uming U-Ming Ko
ユミン　ユウーミン　コオ
Bernhard H Andresen
バーナード　エイチ．アンダーセン
Glen R Balko
グレン　アール．バルコ
Stanley C Keeney
スタンレイ　シー．キーニィ
Joe F Sexton
ジョー　エフ．セクストン
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    • G—PHYSICS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く産業上の利用分野〉 本発明は、一般的に電子素子の技術分野に関連し、更に
詳し《は、埋込型デジタル信号プロセッサを有する集積
回路に関する。
〈従来の技術〉 デジタル信号プロセッサ回路は、今日におけるほとんど
のデータ処理システムの心臓部を形成している。デジタ
ル信号プロセッサは、単一の半導体基板上に形成され得
るものとしては、極めて複雑な回路である。デジタル信
号プロセッサを大規模データ処理システムに一体化させ
るには、種々の付加的な周辺回路が必要になる。これら
の周辺回路は、プロセッサチップの特定の用途向けに応
じて、大幅に変化するものである。例えば、デジタル号
プロセッサが必要とするものとして、付加的なランダム
　アクセス　メモリ（ＲＡＭ　）や、読取り専用メモリ
（ＲＯＭ　）や、入出力装置ドライバや、さらにはバス
　インターフェース制御回路等がある。
〈発明が解決しようとする問題点〉 かかる従来のシステムにおいては、これら周辺回路は、
モノリシック素子として形成されるか、又は、時折見ら
れるように、ユーザ一定義可能ゲート　アレイ　チップ
上に結線形成されるものであった。付加的なチップ上に
これらの周辺素子を配置すると、チップ相互間の信号伝
送が必要になるので、データ処理システムの性能が低下
する。
その上、チップの数が増加すれば、それにつれてシステ
ム全体の形状寸法と電力需要が増大する。
幾つかの従来のシステムでは、ゲート　アレイとしての
同一チップ上での処理能力が制限されていて、チップ相
互間の信号伝送上の問題がいくらか緩和されていた。し
かしながら、これらのシステムでの小規模処理能力では
、より複雑なマイクロコントローラやデジタル信号プロ
セッサの用途には対応することができない。
従って、複雑なマイクロコントローラやデジタル信号プ
ロセッサの処理能力を有する一方、多チップ　システム
が有するチップ相互間の信号伝送上の問題を除去可能な
集積化されたデータ処理システムに対する需要が喚起さ
れてきている。
〈問題点を解決するための手段〉 本発明によって提供されるモノリシック集積回路は、埋
込型デジタル信号プロセッサを含んでいる。このデジタ
ル信号プロセッサは、半導体基板上の一部分に形成され
る。半導体基板の残りの部分は、付加的な周辺回路用に
利用可能であり、これにより必要な周辺回路が形成され
て、デジタル信号プロセッサが、チップ相互間の信号伝
送を必要とするシステムでの処理速度の低下という問題
を伴うことなしに、複雑なマイクロコントローラやその
他の特定用途向け回路を作動させることができる。上記
の必要な周辺回路は、ユーザ一定義可能モジュールを使
用することによって、又は、上記半導体の残りの部分を
ユーザ一定義可能ゲート　アレイで埋めることによって
、形成可能である。
本発明のもう１つの要旨によれば、半導体基板上の一部
分に形成されたデジタル信号プロセッサは、並列モジュ
ール　テスト（ＰＭＴ）回路を含んでいて、これにより
、通常的には、モノリシック素子の外部入出力パッドに
通じていないような信号径路のテストを可能にしている
。このＰＭＴ回路が形成されることによって、単一の専
用テストピンのみの使用で、埋込型デジタル信号プロセ
ッサや、半導体基板の残りの表面部分に形成されたその
他の全てのモジュール乃至回路のテストが可能になる。
〈実施例〉 第１図は、本発明の技術によって構成された集積回路チ
ップ１０を示す概略図である。このチップＩＯは、半導
体基板を含み、この半導体基板上に、既知の半導体処理
方法によって種々の回路が形成され得る。デジタル信号
プロセッサ１２は、チップ１０の表面領域の一部分上に
形成される。このプロセッサ１２は、読み取り専用メモ
リ回路（ＲＯＭ　）　１４を含み得る。このＲＯＭ　１
４は、デジタル信号プロセッサ１２によって使用される
データ及びマイクロブログラムを恒久的に記憶するため
に使用される。
ランダム　アクセス　メモリ回路（ＲＡＭ　）　１６は
、母線すなわちバスｌ７を介してＲＯＭ　１４に接続さ
れる。デジタル信号プロセッサｌ２によって実施される
処理に際して、ＲＡＭ　１６からデータが読取られ、そ
して同ＲＡＭ　１６に書込まれる。レジスタ　ファイル
１８は、バス１７を介して、ＲＯＭ　１４及びＲＡＭ　
１６に接続され、そしてデジタル信号プロセッサｌ２に
よって使用されて集中データ処理システムの外部コンポ
ーネントと通信し合う。
デジタル信号プロセッサｌ２は更に、論理演算装置（Ａ
ＬＵ　）　２０を含む。このＡＬＵ　２０は、バス１７
を介して、レジスタ　ファイル１８と、ＲＡＭ　ｌ６と
、ＲＯＭ１４とに接続される。ＡＬＵ　２０は、デジタ
ル信号プロセッサ１２によって処理されるデータについ
ての、桁移動演算と、加算演算と、減算演算とを実施す
るために使用される。更に、デジタル信号プロセッサｌ
２は、乗算回路２２を含む。この乗算回路２２は、バス
ｌ７を介して、ＲＯＭ　１４と、ＲＡＭ　１６と、レジ
スタ　ファイル１８と、ＡＬＵ　２０とに接続される。
乗算回路２２は、デジタル信号プロセッサ１２において
使用されるオペランドに関する乗算演算を実施するため
に使用される。
本発明の１実施例によって、デジタル信号プロセッサ１
２が含み得るものとしては、例えば、テキサス　インス
ツルメンツ社によって設計され且つ製造されている１６
０Ｋ’　　トランジスタ　ＴＭ５３２０Ｃ２５デジタル
信号プロセッサがある。デジタル信号プロセッサｌ２に
関連した特定の構造及び回路は、既知の半導体処理方法
によって、チップ１０上に構成され得る。上記半導体処
理方法は、それ故、ここでは論じられない。先に述べら
れた１６０Ｋ　　｝ランジスタ　ＴＭ５３２０Ｃ２５デ
ジタル信号プロセッサは．　９．９１ｍｍＸ　９．９３
ｍｍ半導体チップの使用可能な半導体領域の約５５％を
占めるデジタル信号プロセッサコアを形成するための既
知の方法による１ミクロンＣＭＯＳ技術を使用すること
によって、構成され得る、 上記ＴＭＳ３２０Ｃ２５デジタル信号プロセッサは、大
きな能力を有する用途の特定のデジタル信号ブロセッサ
であって、従来技術において既知である。
このＴＭＳ３２０Ｃ２５デジタル信号プロセッサは、１
６Ｘ１６ビット　アレイ乗算回路に加えて、３２ビット
ＡＬＵ及びアキュムレータ回路を含む。更に又、ＴＭＳ
３２０Ｃ２５デジタル信号プロセッサは、チップＲＯＭ
上の４０９６ワードＸｌ６ビットに加えて、チップＲＡ
Ｍ上の５４４ワードＸ１６ビットも含む。従って、ＴＭ
５３２０Ｃ２５デジタル信号プロセッサを内蔵すること
によって、本発明の集積回路のコアには、大きな能力を
有するデジタル信号プロセッサ回路１２が設けられる。
再び第１図を参照すると、チップｌＯの（全領域の約４
５％に相当する）残りの使用可能領域は、ユーザ一定義
可能回路領域２４として使用され得る。
このユーザ一定義可能回路領域２４を占める回路は、並
列モジュール試験マルチプレクサー（ＰＭＴ　ＭＵＸｓ
）　２６を介して、第１図に示される通り、デジタル信
号プロセッサｌ２とインターフェース接続するチップ１
０上に形成された回路は、ユニバーサル入出力（Ｉ／Ｏ
　）ボンディング　パッド２８を介して、集中データ処
理システムの他のコンポーネントと連絡する。このユニ
バーサルＩ／Ｏボンディングパッド２８の、単なる例示
的な個数が、第１図に示される。デジタル信号プロセッ
サｌ２としてＴＭＳ３２０Ｃ２５デジタル信号プロセッ
サコアを使用した本発明の１実施例において、チップｌ
Ｏの使用可能領域の周囲を囲むユニバーサルｒ／０ボン
ディングパッド２８は、２１６個存在する。
ユーザ一定義可能回路領域２４は、集積回路チップ１０
のユーザーによって定義され得る種々の周辺回路によっ
て占められ得る。第１図は、ユーザー定義可能回路領域
２４に形成され得る例示的な多数のモジュールを示す。
例えば、ユーザ一定義可能回路領域２４は、付加的なＲ
ＡＭ回路３０または付加的なＲＯＭ回路３２を形成する
ために使用され得る。これらの付加されたメモリ回路は
、デジタル信号プロセッサ１２に既に存在するメモリの
容量を増大させるために使用され得る。更に、ユーザ一
定義可能回路領域２４は、デジタル信号プロセッサｌ２
を、集中データ処理システムのその他のコンポーネント
（図示せず）にインターフェース接続させるために使用
される種々の回路を提供するために使用され得る。例え
ば、ユーザ一定義可能回路領域２４は、バス制御装置回
路３４や、Ｉ／Ｏ　ドライバー回路３６や、またはプロ
グラマブル　ロジック　アレイ（ＰＬＡ　）　３８を形
成するために使用され得る。デジタル信号プロセッサｌ
２と同一のチップｌＯ上に、これらの周辺制御回路を置
《ことによって、チップ相互間の連絡に要する時間が不
要になるので、集積素子の演算時間において相当な節約
が達成される。
例示的な回路３０〜３８によって図示される、ユーザ一
定義可能回路領域２４における上記の付加された回路は
、種々の方法で提供され得る。例えば、ユーザ一定義可
能回路領域２４の全体は、ゲートアレイとして製造され
得る。９．９１ｍｍＸ　９．９３ｍｍチップ上において
デジタル信号プロセッサ１２としてＴＭ３３２０Ｃ２５
デジタル信号プロセッサを使用している上記において論
じられた本発明の特定の１実施例において、チップ１０
の残りの表面領域は、ゲートアレイを提供するために使
用され得る。このゲト　アレイは、５Ｋの使用可能ゲー
トを有し、６．２Ｋの総利用可能量の８０％を占め、そ
して０．５ナノ秒の基準ゲート遅れを有する。
デジタル信号プロセッサ１２が完全に製造されると、ユ
ーザ一定義可能回路領ｔ！２４は、約６．　２Ｋのゲー
トで満たされる。この約６．　２Ｋのゲートのうちの約
５Ｋのゲートが使用可能である。このプロセスによって
生産されるチップ　ダイは、種々の特定用途において使
用され得る。必要とされる特定用途についての選択が一
旦なされて付加される特定の必要な回路が決まると、製
造プロセスは、付加的な金属層と接点とをチップ　ダイ
のユーザ一定義可能回路領域２４の表面に形成して特定
用途に必要な種々の付加的な回路を提供することによっ
て完成される。既存のゲート　アレイから種々の回路を
提供するために使用される回路設計及び半導体処理技術
は、既知であるので、ここでは論じられない。
本発明の上記実施例のゲート　アレイを使用することに
よって、多数の上記付加的な回路が、チップの利用可能
な表面領域に提供され得る。例えば、全てのデータ処理
システムの操作に必要な基準クロツク　ジェネレータは
、たった１００個のゲートを使用しているに過ぎない。
更に、バス　コントローラ３４のようなバス　コントロ
ーラは、般に約２００個のゲートを使用する。従って、
デジタル信号プロセッサ回路と連繋使用されることによ
り集中データ処理装置を形成する多数の上記付加的な回
路は、デジタル信号プロセッサ回路と共に同一のチップ
上に設けられ得るということが了解され得る。
本発明の第２実施例によって、特定の用途に必要な上記
付加的な回路は、デジタル信号プロセッサｌ２が製造さ
れる前に、選定される。モジューラ回路デザインは、電
圧回路のライブラリーに記憶される。これらの回路デザ
インは全て、デジタル信号プロセッサ　コア１２を形成
するために使用される必要な処理技術に適合する。特定
の用途に対して、この電圧回路のライブラリーから特定
の回路が選択される。これらの選択された特定の回路は
、デジタル信号プロセッサｌ２を形成するために使用さ
れる工程において、ユーザ一定義可能回路領域２４に形
成される。デジタル信号プロセッサ１２と連繋するこれ
らのモジュラ−回路を形成するために使用される技術′
も又、既知であるので、この技術もここでは説明されな
い。
従来の集積回路は、単一のチップ上に多数の回路モジュ
ールを組み込んできた。これらの回路モジュールの試験
は、回路設計者に対して従来、集積素子における信号径
路の幾つかが、外部入出力ボンディング　パッドに接続
されないという１つの問題を提起してきた。すなわち、
集積素子が製造された後においては、通常、幾つかの信
号径路は、試験手続において使用され得ないという問題
がある。この問題を解決するために、集中データ処理シ
ステムの設計者は、並列モジュール試験（ＰＭＴ　）シ
ステムを開発してきた。このＰＵＴシステムは、全ての
信号径路を試験することを可能にして、集積モノリシッ
ク素子に対しては、単一の専用試験ピンのみを必要とす
るものである。並列モジュール試験システムは、第１図
に示されるＰＮＩＴＭＵＸｓ　　２６を使用することに
よって、本発明の集積回路に備えられる。
第２図は、ＰＭＴ試験システムを集積回路チップ１０に
備えるために使用される単一のＰｌ，ＩＴ　ＭＵＸ　４
０の概略的ブロック線図である。デジタル信号プロセッ
サ１２からの例示的な信号Ｄ（０）は、ＰＭＴ　ＭＵＸ
　４０に接続するように示されている。この信号は、般
的に参照数字４２、４４で示される２つのスイッチ回路
の入力部に接続される。スイッチ回路４２は、Ｐチャン
ネル電界効果トランジスタ４８に並列接続されたＮチャ
ンネル電界効果トランジスタ４６を含む。信号Ｄ（０）
は、これらのトランジスタ４６、４８の各々のソースに
接続される。トランジスタ４６のゲートは、テストーＢ
信号に接続される。一方、トランジスタ４８のゲートは
、テスト信号に接続される。これらのトランジスタ４６
、４８のドレインはＰＭＴバス（０）信号を発信する。
このＰＭＴバス（０信号は、ユニバーサルＩ／Ｏボンデ
ィング　パッド２８に送られる。バス　ホルダー回路５
０は、スイッチ回路４２、４４の入力部と信号Ｄ（０）
とに接続されて、これらの入力部に論理値を保持するよ
うに作動して、必要な駆動電流を供給する。
スイッチ回路４４は、Ｐチャンネル電界効果トランジス
タ５４に並列接続されたＮチャンネル電界効果トランジ
スタ５２を含む。これらのトランジスタ５２、５４は、
自己のソースを信号Ｄ（０）に接続させる。トランジス
タ５２、５４のドレインは、信号Ｄ［０を、ユーザ一定
義可能回路領ｖｉ２４に形成されたその他の回路に発信
する。トランジスタ５２のゲートは、ノーマルーＢ信号
に接続され、そしてトランジスタ５４のゲートは、ノー
マル信号に接続される。
演算に際して、ＰＭＴ　ＭＵＸ　４０は、テスト信号と
、テストーＢ信号と、ノーマル信号と、ノーマルＢ信号
とを受信して、これらの信号を使用して集積回路チップ
ｌＯの演算モードを２つの別個のモードの間で切換える
。チップｌＯを試験している間、スイッチ素子４２は、
デジタル信号プロセッサｌ２からの信号Ｄ（０）を、信
号ＰＭＴバス（０）に接続させることによって、ユニバ
ーサルＩ／Ｏボンディングパッド２８を介して集積回路
チップ１０の周辺において信号Ｄ（０）を選択的に利用
可能にする。チップ１０の正常な即ちノーマルな作動時
において、スイッチ回路４４は、デジタル信号プロセッ
サ１２からの信号Ｄ（０）を、集積回路チップ１０のユ
ーザ一定義可能回路領域２４に形成させたその他の回路
に接続させる。このようにして、信号Ｄ（０）のような
信号の径路であって、通常はＩ／Ｏボンディングパッド
を介して利用することができない信号の径路が、試験手
順において利用可能にされる。
ＰＭＴ　ＭＵＸ　４０を駆動するために必要なテスト信
号と、テストーＢ信号と、ノーマル信号と、ノーマルー
Ｂ信号とは全て、単一のテスト信号から派生させられ得
るので、チップｌＯを格納するために使用される集積回
路パッケージの周辺部には、ただ一本の専用ビンしか必
要とされない。このように，　ＰＭＴ　ＭＵＸｓ　２６
を使用することによって、デジタル信号プロセッサ１２
は、製造後であって、たとえ試験のために必要な多数の
信号径路が通常の演算時にＩ／Ｏボンディング　パッド
２８の１つに通じていな《でも、試験を受けることがで
きる。
上記において論じられた本発明の一実施例におけるモジ
ューラ回路の使用も又、通常は外部１／０ボンディング
　パッ゛ド２８に通じていないそれらの信号径路を試験
する際に問題を提起する。この理由で、本発明の１実施
例によれば、ＰＭＴ　ＭＵＸｓと同じＰＭＴ　ＭＵＸｓ
．　２６も含まれていて、ユーザ一定義可能回路領域２
４に形成されたモジューラ回路間に各信号径路を形成し
ている。但し、これらの信号経路は、予め外部ボンディ
ング　パッドに通じていないか、又は、予めＰＭＴ　Ｍ
ＵＸ　２６に関連付けられていないものである。このよ
うにして、多数の信号径路が通常的には、２１６個の外
部Ｉ／Ｏボンディング　パッド２８の１つには通じてい
ないという事実にもかかわらず、集積回路チップＩＯ上
に形成された回路全体は、試験を受けることができる。
以上、本発明の集積回路チップは、ユーザ一定義可能回
路領域２４に付加的な回路を構成するためにゲート　ア
レイ技術とモジューラ回路技術とを使用した本発明の２
つの特定の実施例との関連において説明されたが、これ
らの技術についての上記説明は、本発明が特定のいかな
る回路の使用にも、またはこれらの付加的な回路を構成
するための特定のいかなる方法にも限定付けられないよ
うに、解釈されるべきである。
要約すると、本発明の集積回路チップは、半導体基板の
一部分の上に形成されたデジタル信号プロセッサ回路を
含む。半導体基板の残りの部分は、特定の用途において
、デジタル信号プロセッサコアな、集中データ処理シス
テムのその他のコンポーネントにインターフェース接続
させる上で有用な付加的な回路を構成するために使用さ
れる以上、本発明は、詳細に説明されたが、ここで了解
すべきことは、本発明の精神及び技術範囲から逸脱する
ことなく、本発明に対して、種々の変形や、置き換えや
、修正を加えることができるということである。本発明
の技術範囲は、特許請求範囲の欄において限定されてい
る通りである。
〈要約〉 集積回路チップは、チップ１０の表面領域の一部に形成
されたデジタル信号プロセッサ　コア１２を含む。デジ
タル信号プロセッサ１２は、読み取り専用メモリ１４と
、ランダム　アクセス　メモリ１６とレジスタ　ファイ
ル１８と、論理演算装置２０と、乗算回路２２とを有す
る。集積回路チップＩＯの残りの表面領域は、デジタル
信号プロセッサｌ２を集中データ処理システムのその他
のコンポーネントにインターフェース接続させるために
付加される付加的な回路を形成するために使用されるユ
ーザー定義可能回路領域２４を、形成する。ユーザ一定
義可能回路領域２４に形成された回路は、ユニバーサル
入出力ボンディング　パッド２８を介して、その他の集
積回路チップに接続される。本発明の１実施例において
、並列モジュール試験マルチブレクサ−２６が付加され
て、デジタル信号プロセッサｌ２の試験およびユーザ一
定義可能回路頭域２４に形成された上記の付加的な回路
の試験の肋けとなる。
〈その他の開示事項〉 １半導体基板の表面の一部分に形成されるデジタル信号
プロセッサ回路と、 該半導体基板の該表面の残りの部分に形成され、該デジ
タル信号プロセッサ回路に接続されて該デジタル信号プ
ロセッサ回路と連繋すると共に、外部に接続された電子
的コンポーネントとも連繋して作動する複数の付加的な
回路とを含んで半導体基板の表面に形成された集積回路
。
２該デジタル信号プロセッサを該複数の付加的な回路の
少なくとも１つに接続させる信号径路であって、もっぱ
ら該半導体基板上に存在する回路を接続する該信号径路
と、 該デジタル信号プロセッサを試験するためのテスト信号
径路と、 該信号径路に接続されてテスト信号に応答することによ
って、該信号径路を、該テスト信号径路を介して選択的
に利用可能にするマルチブレクサ一回路と（但し、該テ
スト信号径路は、該マルチブセクサー回路に接続され、
それによって該デジタル信号プロセッサを試験すること
が可能にされる） を更に含む、特許請求の範囲第１項記載の集積回路。
３該デジタル信号プロセッサ回路は、 該デジタル信号プロセッサによって使用されるプログラ
ムとオペランドとを記憶するためのメモリ回路と、 該メモリ回路に接続されて該オペランドについての算術
演算を実施するために使用され得る論理演算装置と、 該メモリ回路と該論理演算装置とに接続されて、該オペ
ランドについての乗算演算を実施するために使用され得
る乗算回路と、 を含む、特許請求の範囲第１項記載の集積回路。
４，該付加的な回路の少なくとも２つに接続される、該
半導体基板上に存在する回路に専ら接続し、そして該外
部の電子的コンポーネントとは直接的にはインターフェ
ース接続しない信号径路と、該付加的な回路を試験する
ためのテスト信号径路と、 該信号径路に接続され、テスト信号に応答することによ
って、該信号径路を、該テスト信号径路を介して退択的
に利用可能にするマルチプレクサ回路と（但し、該テス
ト信号径路は、該マルチブセクサー回路に接続され、そ
れによって該付加的な回路を試験することが可能にされ
る）、を更に含む、特許請求の範囲第１項記載の集積回
路。
凱該半導体基板の該表面の領域の１００平方ミリメトル
よりも少ない領域を占める、特許請求の範囲第１項記載
の集積回路。
６半導体基板の表面に形成される集積回路であって、 該半導体基板の該表面の一部分に形成されるデジタル信
号プロセッサ回路と、 該半導体基板の該表面の残りの部分の一部に形成され、
該デジタル信号プロセッサ回路と連係すると共に、該集
積回路に接続される外部の電子的コンポーネントとも連
係して作動するように更に処理することによってプログ
ラム可能にされるゲート　アレイと、 を含む、該集積回路ｔ ７．該デジタル信号プロセッサ回路を該ゲート　アレイ
に接続させ、該半導体基根上に存在する回路を専ら接続
する信号径路と、 該デジタル信号プロセッサ回路を試験するためのテスト
信号径路と、 該信号径路と該テスト信号径路のうちの選択された方に
接続するためのマルチプレクサー回路であって、該テス
ト信号径路に接続してテスト信号を受領したことに応答
する該マルチプセクサ−回路と、 を更に含む、特許請求の範囲第６項記載の集積回路。
８．該デジタル信号プロセッサ回路は、該デジタル信号
プロセッサ回路によって使用されるプログラムとオペラ
ンドとを記憶するためのメモリ回路と、 該メモリ回路に接続され、該オペランドについての算術
演算を実施するために使用され得る論理演算装置と、 該メモリ回路と該論理演算装置とに接続されて、該オペ
ランドについての乗算演算を実施するために使用され得
る乗算回路と、 を含む、特許請求の範囲第６項記載の集積回路。
９．該半導体基板の該表面の領域の１００平方ミリメー
トルよりも少ない領域を占める、特許請求の範囲第６項
記載の集積回路。
１０．半導体基板の表面に形成される集積回路であって
、 該半導体基板の該表面に形成されるデジタル信号プロセ
ッサ回路であって、該デジタル信号プロセッサ回路によ
って使用されるプログラムとオペランドとを記憶するた
めのメモリ回路と、該メモリ回路に接続されて該オペラ
ンドについての算術演算を実施するための論理演算装置
と、該メモリ回路と該論理演算装置とに接続されて該オ
ペランドについての乗算演算を実施するための乗算回路
と、を有する該デジタル信号プロセッサ回路と、該半導
体基板の該表面に形成される複数のボンディング　パッ
ドと、 該半導体基板の該表面に形成され、該デジタル信号プロ
セッサ回路と該ボンディング　パッドとに接続されるよ
うに、且つ該デジタル信号プロセッサ回路と連係すると
共に該ボンディング　パッドを介して該集積回路に接続
される外部コンポーネントとも連係して作動するための
回路を形成するように、プログラム可能なゲート　アレ
イと、該デジタル信号プロセッサ回路を該ゲート　アレ
イに接続させ、該ボンディング　パッドのいかなるもの
とも直接的には接続されない少なくとも１つの信号径路
と、 該デジタル信号プロセッサ回路を試験するためのテスト
信号径路と、 該信号径路に接続され、テスト信号に応答することによ
って、該テスト信号径路を介して該信号径路を選択的に
利用可能にするマルチブレクサー回路と（但し、該テス
ト信号径路は、該・マルチブレクサー回路を該ボンディ
ング　パッドの少な《とも１つに接続させることによっ
て、該ボンディング　パッドを介して該デジタル信号プ
ロセッサの試験を可能にする。）、 を含む、該集積回路。
１１．該半導体基板の該表面の領域の１００平方ミリメ
ートルよりも少ない領域を占める、特許請求の範囲第ｌ
Ｏ項記載の集積回路。
１２．該デジタル信号プロセッサ回路は、該半導体基板
の該表面の領域の５５％よりも広くない領域を占める、
特許請求の範囲第１０項記載の集積回路。
１３．該ゲート　アレイは、該半導体基板の該表面の領
域の少なくとも４５％の領域を占める、特許請求の範囲
第ｌＯ項記載の集積回路。
１４．半導体基板の表面に集積回路を構成するための方
法であって、 該半導体基板の該表面の一部分にデジタル信号プロセッ
サ回路を形成する工程と、 該半導体基板の該表面の別の一部分に、更に処理するこ
とによってプログラム可能にされるゲト　アレイにおけ
る複数のトランジスタを形成する工程と、 を含む、該方法。
１５　　該複数のトランジスタと該デジタル信号プロセ
ッサ回路とのうちの選択された相互間に相互接続径路を
形成させて、該デジタル信号プロセッサ回路と連係する
と共に該集積回路に接続された外部の電子的コンポーネ
ントとも連係して作動する回路を形成する工程と、 を更に含む、特許請求の範囲第１４項記載の方法。
１６　　該集積回路は、該半導体基板の該表面の領域の
１００平方ミリメートルよりも少ない領域を占める、特
許請求の範囲第１２項記載の方法。
【図面の簡単な説明】
同じ部分は、同じ参即数字を用いることによって表示さ
れている図面に関して、発明の詳細な説明および特許請
求の範囲を参昭することにより、本発明は、より完全に
理解され得る。上記図面において、 第１図は、本発明の技術に従って構成されたモノリシッ
ク集積回路を示す単純化された概略図であり、そして、 第２図は、本発明の１実施例に関連して使用された並列
モジュール試験マルチブレクサー回路のブロック線図で
ある。

Claims (1)

  1. 【特許請求の範囲】 半導体基板の表面の一部分に形成されるデジタル信号プ
    ロセッサ回路と、 該半導体基板の該表面の残りの部分に形成され、該デジ
    タル信号プロセッサ回路に接続されて該デジタル信号プ
    ロセッサ回路と連繋すると共に、外部に接続された電子
    的コンポーネントとも連繋して作動する複数の付加的な
    回路とを含んで半導体基板の表面に形成された集積回路
    。
JP2254008A 1989-09-21 1990-09-21 埋込型デジタル信号プロセッサを有する集積回路 Pending JPH03214370A (ja)

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