JP2839547B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2839547B2 JP2839547B2 JP1113308A JP11330889A JP2839547B2 JP 2839547 B2 JP2839547 B2 JP 2839547B2 JP 1113308 A JP1113308 A JP 1113308A JP 11330889 A JP11330889 A JP 11330889A JP 2839547 B2 JP2839547 B2 JP 2839547B2
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- integrated circuit
- circuit
- semiconductor integrated
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
-
- G—PHYSICS
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- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
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- G—PHYSICS
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
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- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31905—Interface with the device under test [DUT], e.g. arrangements between the test head and the DUT, mechanical aspects, fixture
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- General Physics & Mathematics (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路装置に係わり、特に高周波
テストを容易にするためのテスト容易化回路を搭載した
半導体集積回路装置に関する。
テストを容易にするためのテスト容易化回路を搭載した
半導体集積回路装置に関する。
（従来の技術） 近年、通信及び計算機等の応用分野からの要求や微細
加工技術の進歩に伴って、半導体集積回路の動作周波数
は上昇の一途を辿っている。特に、シリコンECLやガリ
ウム砒素IC等の集積回路の動作周波数は500MHz〜数GHz
にまで達している。
加工技術の進歩に伴って、半導体集積回路の動作周波数
は上昇の一途を辿っている。特に、シリコンECLやガリ
ウム砒素IC等の集積回路の動作周波数は500MHz〜数GHz
にまで達している。
一方、半導体集積回路の製造においては、ウェハ製造
工程が終了した後、ウェハ上に並ぶ集積回路チップのテ
ストが行われる。一般に、このテストにはLSIテスタが
用いられるが、現在広く使用されているLSIテスタは最
高でも200MHzの動作周波数信号を用いたテストしかでき
ない。このため、前述した500Mz〜数GHzの動作周波数を
持つ集積回路チップの高周波テストを現在一般的なLSI
テスタで行うのは困難である。
工程が終了した後、ウェハ上に並ぶ集積回路チップのテ
ストが行われる。一般に、このテストにはLSIテスタが
用いられるが、現在広く使用されているLSIテスタは最
高でも200MHzの動作周波数信号を用いたテストしかでき
ない。このため、前述した500Mz〜数GHzの動作周波数を
持つ集積回路チップの高周波テストを現在一般的なLSI
テスタで行うのは困難である。
なお、500Mz〜数GHzの動作周波数までテスト可能なLS
Iテスタは極めて高価なものであり、このようなテスタ
を用意することは製造ラインの設備コストの上昇とな
り、結果として製造コストの増大を招くことになる。
Iテスタは極めて高価なものであり、このようなテスタ
を用意することは製造ラインの設備コストの上昇とな
り、結果として製造コストの増大を招くことになる。
（発明が解決しようとする課題） このように従来、半導体集積回路の動作周波数が高く
なり、一般的なLSIテスタのテスト可能周波数よりも高
くなると、この種のテスタでは集積回路をテストするこ
とが困難となる。また、500Mz〜数GHzの動作周波数まで
テスト可能な高価なLSIテスタを用意することは、製造
コストの増大を招くことになり望ましくない。
なり、一般的なLSIテスタのテスト可能周波数よりも高
くなると、この種のテスタでは集積回路をテストするこ
とが困難となる。また、500Mz〜数GHzの動作周波数まで
テスト可能な高価なLSIテスタを用意することは、製造
コストの増大を招くことになり望ましくない。
本発明は、上記事情を考慮してなされたもので、その
目的とするところは、半導体集積回路の動作周波数に満
たないLSIテスタを用いて該集積回路の高周波テストを
行うことができ、高周波テストの容易化及び製造コスト
の低減等に寄与し得る半導体集積回路装置を提供するこ
とにある。
目的とするところは、半導体集積回路の動作周波数に満
たないLSIテスタを用いて該集積回路の高周波テストを
行うことができ、高周波テストの容易化及び製造コスト
の低減等に寄与し得る半導体集積回路装置を提供するこ
とにある。
［発明の構成］ （課題を解決するための手段） 本発明の骨子は、半導体集積回路の入出力側に周波数
変換回路を設けることにより、半導体集積回路の動作周
波数に満たないLSIテスタを用いて該集積回路の高周波
テスト可能としたことにある。
変換回路を設けることにより、半導体集積回路の動作周
波数に満たないLSIテスタを用いて該集積回路の高周波
テスト可能としたことにある。
即ち本発明は、高周波テスト容易化回路を搭載した半
導体集積回路装置において、所定の機能を有する半導体
集積回路本体と該集積回路本体の高周波特性をテストす
るための高周波テスト容易化回路とを同一チップ上に形
成してなり、テスト容易化回路として、集積回路本体の
入力側に低周波−高周波変換回路を配置し、且つ集積回
路本体の出力側に高周波−低周波変換回路を配置するよ
うにしたものであり、特に低周波−高周波変換回路とし
てマルチプレクサ、高周波−低周波変換回路としてデマ
ルチプレクサを用いるようにしたものである。
導体集積回路装置において、所定の機能を有する半導体
集積回路本体と該集積回路本体の高周波特性をテストす
るための高周波テスト容易化回路とを同一チップ上に形
成してなり、テスト容易化回路として、集積回路本体の
入力側に低周波−高周波変換回路を配置し、且つ集積回
路本体の出力側に高周波−低周波変換回路を配置するよ
うにしたものであり、特に低周波−高周波変換回路とし
てマルチプレクサ、高周波−低周波変換回路としてデマ
ルチプレクサを用いるようにしたものである。
（作用） 本発明によれば、半導体集積回路本体の入力側に低周
波−高周波変換回路を設けているので、LSIテスタで供
給可能な周波数の数倍の高周波データ若しくは高周波ク
ロックをこの集積回路本体に供給することができる。さ
らに、集積回路本体の出力側に高周波−低周波変換回路
を設けているので、この集積回路本体から出力される高
周波データ若しくは高周波クロックよりも低い周波数し
か測定できないLSIテスタでこれらを測定することがで
きる。従って、従来テストしたくてもテストできなかっ
た高周波動作の半導体集積回路のテストを、該集積回路
の動作周波数に満たないLSIテスタを用いてテストする
ことが可能となる。
波−高周波変換回路を設けているので、LSIテスタで供
給可能な周波数の数倍の高周波データ若しくは高周波ク
ロックをこの集積回路本体に供給することができる。さ
らに、集積回路本体の出力側に高周波−低周波変換回路
を設けているので、この集積回路本体から出力される高
周波データ若しくは高周波クロックよりも低い周波数し
か測定できないLSIテスタでこれらを測定することがで
きる。従って、従来テストしたくてもテストできなかっ
た高周波動作の半導体集積回路のテストを、該集積回路
の動作周波数に満たないLSIテスタを用いてテストする
ことが可能となる。
（実施例） 以下、本発明の詳細を図示の実施例によって説明す
る。
る。
第１図は本発明の一実施例に係わる半導体集積回路装
置を模式的に示す平面図である。図中10は半導体チップ
であり、このチップ10上に半導体集積回路本体20,入力
回路としての低周波−高周波変換回路（以下、Ｌ→Ｈ変
換回路と略記する）30及び出力回路としての高周波−低
周波変換回路（以下、Ｈ→Ｌ変換回路と略記する）40が
設けられている。また、チップ10の周辺部にはテスト端
子として仕様可能なボンディングパッド11が複数個設け
られている。
置を模式的に示す平面図である。図中10は半導体チップ
であり、このチップ10上に半導体集積回路本体20,入力
回路としての低周波−高周波変換回路（以下、Ｌ→Ｈ変
換回路と略記する）30及び出力回路としての高周波−低
周波変換回路（以下、Ｈ→Ｌ変換回路と略記する）40が
設けられている。また、チップ10の周辺部にはテスト端
子として仕様可能なボンディングパッド11が複数個設け
られている。
Ｌ→Ｈ変換回路30は、第２図（ａ）に示す如くN:1マ
ルチプレクサであり、Ｎ個の低速データを１個の高速デ
ータ列に変換する機能を持つ。4:1のマルチプレクサ30
の具体的な回路構成を第２図（ｂ）に示す。これは、６
個のＤフリップ・フロップ（DFF）211〜216、アンドゲ
ート221〜224,231〜234、オアゲート241〜244、246及び
インバータ25等からなるもので、４ビット低速データD0
〜D3を入力して１個の高速データDOUTを出力する周知の
回路構成である。
ルチプレクサであり、Ｎ個の低速データを１個の高速デ
ータ列に変換する機能を持つ。4:1のマルチプレクサ30
の具体的な回路構成を第２図（ｂ）に示す。これは、６
個のＤフリップ・フロップ（DFF）211〜216、アンドゲ
ート221〜224,231〜234、オアゲート241〜244、246及び
インバータ25等からなるもので、４ビット低速データD0
〜D3を入力して１個の高速データDOUTを出力する周知の
回路構成である。
Ｈ→Ｌ変換回路40は、第３図（ａ）に示す如く1:Nデ
マルチプレクサであり、１個の高速データをＮ個の低速
データ列に変換する機能を持つ。1:4のデマルチプレク
サ40の具体的な回路構成を第３図（ｂ）に示す。これ
は、10個のDFF311〜3110、クロック回路32及びインバー
タ331〜334等からなるもので、１個の高速データDSを入
力して４ビットの低速データOUT0〜OUT3を出力する周知
の回路構成である。
マルチプレクサであり、１個の高速データをＮ個の低速
データ列に変換する機能を持つ。1:4のデマルチプレク
サ40の具体的な回路構成を第３図（ｂ）に示す。これ
は、10個のDFF311〜3110、クロック回路32及びインバー
タ331〜334等からなるもので、１個の高速データDSを入
力して４ビットの低速データOUT0〜OUT3を出力する周知
の回路構成である。
これら4:1マルチプレクサ及び1:4デマルチプレクサを
高周波テスト容易化回路として搭載したGaAsデジタル信
号処理プロセッサ（DSP）を試作した。このDSPはデータ
処理周波数が400MHzで動作するものである。前述のよう
に現在市販されているロジックLSIテスタが扱える周波
数は100MHzが一般的であり、テスト容易化回路がないと
試作したICをテストできない。しかし、今回は4:1マル
チプレクサを搭載しており、この回路によりテスタから
供給される100MHzの信号を多重化して400MHzのデータ信
号を作ることができる。これを、本体のDSPに供給し
た。
高周波テスト容易化回路として搭載したGaAsデジタル信
号処理プロセッサ（DSP）を試作した。このDSPはデータ
処理周波数が400MHzで動作するものである。前述のよう
に現在市販されているロジックLSIテスタが扱える周波
数は100MHzが一般的であり、テスト容易化回路がないと
試作したICをテストできない。しかし、今回は4:1マル
チプレクサを搭載しており、この回路によりテスタから
供給される100MHzの信号を多重化して400MHzのデータ信
号を作ることができる。これを、本体のDSPに供給し
た。
一方、DSPから信号処理されて出力される400MHzの
“結果信号”は上記のテスタではテストできない。そこ
で、この“結果信号”を1:4デマルチプレクサに入力
し、100MHzの４つの並列信号に変換して出力する。この
出力は、上記のLSIテスタで扱うことができ、DSPの機能
が正常かどうかの確認を行うことができる。
“結果信号”は上記のテスタではテストできない。そこ
で、この“結果信号”を1:4デマルチプレクサに入力
し、100MHzの４つの並列信号に変換して出力する。この
出力は、上記のLSIテスタで扱うことができ、DSPの機能
が正常かどうかの確認を行うことができる。
かくして本実施例によれば、DSPの入力回路として4:1
マルチプレクサを配置し、出力回路として1:4デマルチ
プレクサを配置することにより、100MHzのLSIテスタで4
00MHzの動作周波数を持つDSPの高周波テストを行うこと
ができ、高周波テストの容易化をはかり得る。そして、
400MHzのLSIテスタを用いる必要がないので、設備コス
トの上昇を防ぐことができる。
マルチプレクサを配置し、出力回路として1:4デマルチ
プレクサを配置することにより、100MHzのLSIテスタで4
00MHzの動作周波数を持つDSPの高周波テストを行うこと
ができ、高周波テストの容易化をはかり得る。そして、
400MHzのLSIテスタを用いる必要がないので、設備コス
トの上昇を防ぐことができる。
ところで、集積回路本体20の高周波テストに際し複数
ルートの高周波テストが必要となることも考えられる。
実際、上述の実施例では集積回路本体20のDSP部では、4
00MHzの信号が流れるルートが４つあり、その一つ一つ
をテストする必要がある。そこで、第４図に示す如き高
速データ分配回路50と、第５図に示す如き高速データ選
択回路60を採用した。
ルートの高周波テストが必要となることも考えられる。
実際、上述の実施例では集積回路本体20のDSP部では、4
00MHzの信号が流れるルートが４つあり、その一つ一つ
をテストする必要がある。そこで、第４図に示す如き高
速データ分配回路50と、第５図に示す如き高速データ選
択回路60を採用した。
高速データ分配回路50は、インバータ511,512、アン
ドゲート521〜524及びノアゲート531〜534からなるもの
で、4:1マルチプレクサ30から出力される高速データを
集積回路本体20のDSP部の４つのルート（I1〜I4）へ２
つの制御信号（a,b）を用いて分配する機能を持つ。
ドゲート521〜524及びノアゲート531〜534からなるもの
で、4:1マルチプレクサ30から出力される高速データを
集積回路本体20のDSP部の４つのルート（I1〜I4）へ２
つの制御信号（a,b）を用いて分配する機能を持つ。
一方、高速データ選択回路60は、インバータ611,6
12、３入力のノアゲート621〜624及び４入力のノアゲー
ト63からなるもので、集積回路本体20のDSP部から出力
される４つの“結果信号”（S1〜S4）のうちの一つを２
つの制御信号（c,d）を用いて選択し、1:4デマルチプレ
クサ50へ入力する機能を持つ。
12、３入力のノアゲート621〜624及び４入力のノアゲー
ト63からなるもので、集積回路本体20のDSP部から出力
される４つの“結果信号”（S1〜S4）のうちの一つを２
つの制御信号（c,d）を用いて選択し、1:4デマルチプレ
クサ50へ入力する機能を持つ。
このような構成とすれば、マルチプレクサ及びデマル
チプレクサそれぞれ１個ずつで４つのルートの高周波テ
ストを行うことが可能となる。ここで、マルチプレク
サ，デマルチプレクサ前記第２図及び第３図に示す如く
比較的複雑な回路構成でその占有面積も比較的大きい
が、高速データ分配回路，高速データ選択回路は第４図
及び第５図に示す如く論理ゲートのみで簡易に構成でき
その占有面積も極めて少なくて済む。このため、４つの
マルチプレクサ及びデマルチプレクサを配置する例に比
して、チップ面積を大幅に低減できる利点がある。
チプレクサそれぞれ１個ずつで４つのルートの高周波テ
ストを行うことが可能となる。ここで、マルチプレク
サ，デマルチプレクサ前記第２図及び第３図に示す如く
比較的複雑な回路構成でその占有面積も比較的大きい
が、高速データ分配回路，高速データ選択回路は第４図
及び第５図に示す如く論理ゲートのみで簡易に構成でき
その占有面積も極めて少なくて済む。このため、４つの
マルチプレクサ及びデマルチプレクサを配置する例に比
して、チップ面積を大幅に低減できる利点がある。
第６図は本発明の他の実施例を示す概略構成図であ
る。なお、第１図と同一部分には同一符号を付して、そ
の詳しい説明は省略する。
る。なお、第１図と同一部分には同一符号を付して、そ
の詳しい説明は省略する。
この実施例は、前述のDSP機能を大規模化したもので
ある。この実施例例の場合、高周波信号の流れるルート
は36個と多く前記第４図及び第５図に示すような分配回
路，選択回路を採用しても応答速度の点から12個ずつの
マルチプレクサとデマルチプレクサが必要となった。そ
こで、第６図に示す如く、集積回路本体20の周辺に必要
なパッド12を配置し、独立した１個のLSIの形態をなす
ようにした。そして、これらの周囲に複数個のマルチプ
レクサ30及びデマルチプレクサ40を配置した。
ある。この実施例例の場合、高周波信号の流れるルート
は36個と多く前記第４図及び第５図に示すような分配回
路，選択回路を採用しても応答速度の点から12個ずつの
マルチプレクサとデマルチプレクサが必要となった。そ
こで、第６図に示す如く、集積回路本体20の周辺に必要
なパッド12を配置し、独立した１個のLSIの形態をなす
ようにした。そして、これらの周囲に複数個のマルチプ
レクサ30及びデマルチプレクサ40を配置した。
このような構成であれば、高周波テストの終了の後、
集積回路本体20と高周波テスト容易化回路（30,40）と
を図中１点鎖線で示すように切り離すことにより、最終
的な製品は集積回路本体20とその周囲のパッド12とを持
つ通常の集積回路装置と同様のものとなる。従って、チ
ップサイズの縮小とテスト容易化回路で消費される電力
を省略できる利点がある。
集積回路本体20と高周波テスト容易化回路（30,40）と
を図中１点鎖線で示すように切り離すことにより、最終
的な製品は集積回路本体20とその周囲のパッド12とを持
つ通常の集積回路装置と同様のものとなる。従って、チ
ップサイズの縮小とテスト容易化回路で消費される電力
を省略できる利点がある。
なお、本発明は上述した各実施例に限定されるもので
はない。実施例では、データを入出力するために、周波
数変換回路としてマルチプレクサ及びデマルチプレクサ
を用いたが、クロックを入出力する場合は、Ｌ→Ｈ変換
回路として周波数逓倍回路、Ｈ→Ｌ変換回路として分周
回路を用いることができる。さらに、これらの両方を用
いるようにしてもよい。その他、本発明の要旨を逸脱し
ない範囲で、種々変形して実施することができる。
はない。実施例では、データを入出力するために、周波
数変換回路としてマルチプレクサ及びデマルチプレクサ
を用いたが、クロックを入出力する場合は、Ｌ→Ｈ変換
回路として周波数逓倍回路、Ｈ→Ｌ変換回路として分周
回路を用いることができる。さらに、これらの両方を用
いるようにしてもよい。その他、本発明の要旨を逸脱し
ない範囲で、種々変形して実施することができる。
［発明の効果］ 以上詳述したように本発明によれば、半導体集積回路
の入出力側に周波数変換回路を設けることにより、半導
体集積回路の動作周波数に満たないLSIテスタを用いて
該集積回路の高周波テストを行うことができ、高周波テ
ストの容易化及び製造コストの低減等に寄与することが
可能となり、その有用性は絶大である。
の入出力側に周波数変換回路を設けることにより、半導
体集積回路の動作周波数に満たないLSIテスタを用いて
該集積回路の高周波テストを行うことができ、高周波テ
ストの容易化及び製造コストの低減等に寄与することが
可能となり、その有用性は絶大である。
第１図は本発明の一実施例に係わる半導体集積回路装置
を模式的に示す平面図、第２図は上記実施例に用いたマ
ルチプレクサの一例を示すブロック図及び回路構成図、
第３図は上記実施例に用いたデマルチプレクサの一例を
示すブロック図及び回路構成図、第４図は高周波データ
分配回路の一例を示す回路構成図、第５図は高周波デー
タ選択回路の一例を示す回路構成図、第６図は本発明の
他の実施例を説明するための平面図である。 10……半導体チップ、 11,12……パッド、 20……半導体集積回路本体、 30……Ｌ→Ｈ変換回路、 40……Ｈ→Ｌ変換回路、 50……高周波データ分回路、 60……高周波データ選択回路。
を模式的に示す平面図、第２図は上記実施例に用いたマ
ルチプレクサの一例を示すブロック図及び回路構成図、
第３図は上記実施例に用いたデマルチプレクサの一例を
示すブロック図及び回路構成図、第４図は高周波データ
分配回路の一例を示す回路構成図、第５図は高周波デー
タ選択回路の一例を示す回路構成図、第６図は本発明の
他の実施例を説明するための平面図である。 10……半導体チップ、 11,12……パッド、 20……半導体集積回路本体、 30……Ｌ→Ｈ変換回路、 40……Ｈ→Ｌ変換回路、 50……高周波データ分回路、 60……高周波データ選択回路。
Claims (1)
- 【請求項１】所定の機能を有する半導体集積回路本体
と、この集積回路本体の高周波特性をテストするための
高周波テスト容易化回路とを同一チップ上に備え、 前記テスト容易化回路は、前記集積回路本体の入力側に
配置され低周波データを高周波データに変換するマルチ
プレクサと、前記集積回路本体の出力側に配置され高周
波データを低周波データに変換するデマルチプレクサと
からなり、かつ前記マルチプレクサ及びデマルチプレク
サと集積回路本体との接続状態を、外部からの制御信号
により切り換えられるものであることを特徴とする半導
体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1113308A JP2839547B2 (ja) | 1989-05-02 | 1989-05-02 | 半導体集積回路装置 |
| US07/505,607 US5097205A (en) | 1989-05-02 | 1990-04-06 | Ic chip test circuit for high frequency integrated circuits |
| DE69028435T DE69028435T2 (de) | 1989-05-02 | 1990-04-11 | Integrierte Schaltung mit Testschaltung |
| EP90303966A EP0396272B1 (en) | 1989-05-02 | 1990-04-11 | IC device including test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1113308A JP2839547B2 (ja) | 1989-05-02 | 1989-05-02 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02292855A JPH02292855A (ja) | 1990-12-04 |
| JP2839547B2 true JP2839547B2 (ja) | 1998-12-16 |
Family
ID=14608944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1113308A Expired - Fee Related JP2839547B2 (ja) | 1989-05-02 | 1989-05-02 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5097205A (ja) |
| EP (1) | EP0396272B1 (ja) |
| JP (1) | JP2839547B2 (ja) |
| DE (1) | DE69028435T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62152864A (ja) * | 1985-12-27 | 1987-07-07 | Canon Inc | 液体噴射記録ヘツドの製造方法 |
| JP2668155B2 (ja) * | 1990-07-30 | 1997-10-27 | 三菱電機株式会社 | 半導体集積回路装置 |
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