JPH03201570A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、主に絶縁ゲート型の静電誘導型トランジスタ
等の如き半導体装置の製造方法に関わる。

（従来の技術） 絶縁ゲート型の静電誘導型トランジスタとしては、従来
の接合ゲートを絶縁ゲートに置き換えた第４図のような
構造が考えられる。構成を示すと、第４図中、番号１は
ｎ型ドレイン領域、１１はドレイン電極で、ドレイン領
域１とはオーミック接続している。２はｎ＋ソース領域
、３はゲート電極で、ドレイン領域１およびソース領域
２とはゲート絶縁膜４によって絶縁されている。５は層
間絶縁膜で、この上にソース電極２２があり、ソース領
域２と電気的に接続している。また、２つの絶縁ゲート
に挟まれたドレイン領域を、このデバイス構造の「チャ
ネル」と呼ぶことにし、図中Ｈで表される２つの絶縁ゲ
ート間の距離を「チャネル領域の厚み」と呼ぶことにす
る。この構造において、電流の遮断は絶縁ゲートの周辺
に展開される空乏層によるわけだが、接合ゲートと異な
り、絶縁ゲートの場合はゲート絶縁膜周辺に少数キャリ
アの蓄積層が形成されることにより展開しうる空乏層の
幅には唱界がある。そこで、チャネル領域の不純物濃度
ＮＤとチャネル領域の厚みＨには次式で与えられる制限
ができる。式の意味は、一方の絶縁ゲートが展開しうる
空乏層幅の２倍である。Ｈが式の右辺より大きくなると
、ゲートにいくら電圧を印加しても電流を遮断すること
はできない。

上式で、ｑは素電荷、εはドレイン領域の半導体の誘電
率、φ、は半導体のフェルミポテンシャルの絶対値で、
次式で与えられる。

３０３３．３．マン定数、Ｔは絶対温度、Ｎ。

はドレイン領域の半導体の真性キャリア濃度である。数
値の一例を示すと、半導体がシリコンの場合、ドレイン
領域の不純物濃度がＩ　Ｘ　１０１４ａｍ−’ではゲー
ト間隔は４．８μｍ以下、ｌＸｌ０”ａｍ３では１．７
μｍ以下であることが要求される。

低耐圧用デバイスなど、不純物濃度がある程度高いこと
を要求される場合、かかる微細な構造を形成することは
困難になる。

この「チャネル領域の厚みの制限」を回避する一案とし
て、特公昭６２−４４６９８号「絶縁ゲート型トランジ
スタ」に記載されているようなものがある。該公告によ
るデバイスは、駆動用のＵ字型絶縁ゲートの近傍にもう
一つの固定電位の制御ゲートを設け、この制御ゲートの
電位によりデバイスの緒特性を制御する構造になってい
る。固定電位の制御ゲートは、ｐｎ接合ゲートでもショ
ットキーゲートでも、もちろん別系統の絶縁ゲートでも
よい。

結合ゲートを用い、制御ゲートをソース電位に固定した
場合の構造断面図を第５図（ａ）に示す。

第５図中、番号１はｎ型ドレイン領域、１１はドレイン
電極で、ドレイン領域１とはオーミック接続している。

２はｎ４ソース領域、３は駆動用のゲート電極で、ドレ
イン領域１およびソース領域２とはゲート絶縁膜４によ
って絶縁されている。

５は層間絶縁膜、６はｐ壁領域で第２の制御ゲートであ
る。ソース電極２２はｐ壁領域６とソース領域２に電気
的に接続している。ｐ壁領域の不純物濃度が濃ければ、
ビルドイン空乏層は殆どｎ型ドレイン領域に展開され、
上記の制限外でもゲート電極の展開する空乏層との干渉
によりチャネル領域（２種のゲートに挟まれたドレイン
領域）を電気的に遮断することができる。

また、第５図（ｂ）のように制御ゲートを別の端子６６
を設けて負の固定電位を印加する方法もある。

この制御用ゲートの形成方法であるが、第５図（Ｃ）の
ように、絶縁ゲートの間にフォトプロセスで選択的にｐ
型不純物をイオン注入し、拡散させて第５図（ａ）の構
造を形成する方法が最も一般的である。第５図中、１０
０はレジスト、６００はｐ型不純物がイオン注入された
領域を示す。

別な方法としては、同様にフォトプロセスを用いて第５
図（ｄ）のように第１の絶縁ゲートの間の特定の領域に
溝を形成し、溝の内側にｐ型不純物を拡散させる方法も
ある。或は、そのまま金属を埋設してショットキー接合
にする方法などが考えられる。

（発明が解決しようとする課ＷＵ） しかし、上記の方法は、以下の２点において問題がある
。第一には、フォトプロセスの合わせ精度に関する問題
で、第２の制御ゲート（以下、「第２ゲート」と呼ぶ）
形成の為のフォトマスクの「合わせ」がずれると、第２
ゲートを挟む左右のチャネルのしきい値が違ってくる。

これはデノくイスの特性上好ましくない。

第二は、デバイスの電流容量を上げるためにパターンを
微細化していく際の問題である。第一の問題も鑑みてチ
ャネル領域のサイズは、フォト装置の合わせ精度の５〜
１０倍程度に設定しておく必要がある。第２ゲートを形
成する際にフォトプロセスを用いるならば、このことは
避けて通れない。例を挙げると、最小形成可能パターン
サイズが３μｍ１合わせ精度が０．５μｍのフォト装置
を使うとすると、デバイス構造の最小！１を位の大きさ
はおよそ６〜８μｍくらいがパターン縮小の限界になる
。

本発明は上記に鑑みてなされたもので、その目的として
は、適切な微細化を実現した半導体装置本発明は、かか
る問題を射流するためになされたもので、駆動用の絶縁
ゲートを形成した後、半導体基体表面をエツチングして
ゲートの側壁を一部露出させ、露出した側壁に絶縁膜も
しくは多結晶半導体膜による所謂サイドウオールを形成
し、このサイドウオールをマスクに半導体基板を垂直に
蝕刻して、しかる後に種々の制御ゲートを形成する製造
方法である。

（作用） 上記の方法に依れば、絶縁ゲートと制御ゲートとの距離
が極めて短く、ばらつきの殆どないデバイス構造を形成
することができる。チャネルの厚みは、サイドウオール
形成前に堆積させる膜の厚さによって制御される。堆積
させる膜厚は５００Ａから１μｍ程度が現実的な値であ
る。形成されるチャネルの幅もこの範囲となるが、ドレ
イン領域の不純物濃度が薄い場合でも、チャネル幅が狭
くて不都合になることはないので、この方法は上記のチ
ャネル幅Ｈの上限が大きい場合でも適応でさる。

（実施例） 以下、本発明を図面を参照しながら説明する。

第１図は、本発明の第一の実施例である。

まず、第１図（ａ）に示すようにｎ−型半導体基体１の
表面にＵ字型の絶縁ゲート４を形成する。

次に第１図（ｂ）のように半導体表面を５〜６０００Ａ
蝕刻し、Ｕ字型絶縁ゲート４の側壁の一部を露出させ、
マスク材、例えば５０００ＡのＰＳＧＭをブランケット
状に堆積させる。

このＰＳＧ膜を反応性イオンエツチングなどにより蝕刻
すると第１図（ｃ）のように露出したＵ字型ゲートの側
壁にのみＰＳＧが残る（図中番号２００）。

この段階で幾ばくかの熱処理を加えれば、ＰＳＧの高濃
度不純物が接する半導体基板に拡散し、ソース領域を形
成することができる。もちろん、このＰＳＧを他のマス
ク材に代え、ソース領域は別工程で形成することもてき
る。

サイドウオールをマスクにして基板を掘り進むと、第１
図（ｄ）のようになる。

もっとも簡単な制御ゲートの実現方法は、第１図（ｅ）
のように、この溝の中にドレイン領域とショットキー接
続する金属を埋め込むことである。

この例の場合、チャネルの幅は５００　ＯＡとなり、前
述の式によれば、ＮｏはＩ　Ｘ　１０　”ａｍ−’程度
の濃度まで上げることができる。

この構造におけるパターンの最小値を、前述の例と同様
、最小形成可能パターンサイズが３μｍ１合わせ精度が
０．５μｍのフォト装置によって実現したとすると、フ
ォトプロセスは駆動ゲートを形成するときにした関係に
なく、第２のゲートはセルファライン方式で形成される
ので、初めの絶縁ゲートを最小パターンで形成すること
が出来る。

よってデバイス構造の最小単位は３μｍとなる。

第２図は、本発明の第二の実施例で、第一の実施例で溝
に金属を埋め込む前に、気相拡散などによりｐ型不純物
領域を満の内側に形成し、しかる後に制御ゲート用の電
極を埋め込んだ例である。

第３図は、本発明の第三の実施例で、溝に第二の絶縁ゲ
ートを形成した例である。この場合、マスク材２００は
ｎ４多結晶シリコンの方がソースの導通を取り易い。

〔発明の効果〕

以上説明したように本発明によれば、駆動用の絶縁ゲー
トを形成した後、半導体基体表面をエツチングしてゲー
トの側壁を一部露出させ、露出した側壁に絶縁膜もしく
は多結晶半導体膜による所謂サイドウオールを形成し、
このサイドウオールをマスクに半導体基板を垂直に蝕刻
して、しかる後に種々の制御ゲートを形成するようにし
たので、絶縁ゲートと＠御ゲートとの距離が極めて短く
、ばらつきの殆どないデバイス構造を形成することがで
き、適切な微細化を実現できる。

【図面の簡単な説明】

第１図は、本発明の第一の実施例を示す図、第２図は、
本発明の第二の実施例を示す図、第３図は、本発明の第
三の実施例を示す図、第４図は、第一の従来例を示す図
、第５図は、第二の従来例を示す図。 １・・・ｎ−型ドレイン領域 ２・・・ｎ４ソース領域 ３・・・ゲート電極 ４・・・ゲート絶縁膜 ・層間絶縁膜 ・ｐ型不純物領域 ・ドレイン電極 ・ソース電極 ・制御ゲート用のゲート電極 ◆レジスト ・マスク材

Claims (5)

【特許請求の範囲】
1. （１）第一導電型半導体基体の一主面に臨み、絶縁ゲー
   ト電極を埋設形成する工程と、該半導体基体の表面を蝕
   刻して該絶縁ゲートの側壁の一部を露出させる工程と、
   露出した該絶縁ゲートの側壁にのみマスク材を形成する
   工程と、該絶縁ゲートと該マスク材とをマスクとして、
   該半導体基体の表面にほぼ垂直に蝕刻して溝を形成する
   工程とを含む半導体装置の製造方法。
2. （２）該溝の内壁に第二導電型の半導体領域を形成する
   工程を含む請求項（１）記載の半導体装置の製造方法。
3. （３）該溝に該半導体基体とショットキー接合しうる金
   属を埋設する工程を含む請求項（１）記載の半導体装置
   の製造方法。
4. （４）該溝に第二の絶縁ゲートを形成する工程を含む請
   求項（１）記載の半導体装置の製造方法。
5. （５）該マスク材に該半導体基体と同一導電型の不純物
   を含む絶縁膜もしくは多結晶半導体もしくは非晶質半導
   体を用い、該マスク材からの不純物拡散により該マスク
   材と接する該半導体基体の部位に高濃度不純物領域を形
   成する工程を含む請求項（１）乃至請求項（４）記載の
   半導体装置の製造方法。