JP3076248B2 - 半導体記憶回路 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶回路に
関し、特に半導体基盤に形成されるウェル構造に関する
ものである。
関し、特に半導体基盤に形成されるウェル構造に関する
ものである。
【０００２】
【従来の技術】従来の半導体記憶回路の一例について、
図３および図４を用いて説明する。半導体記憶回路は一
般にメモリアレイ部とその周囲を取り囲む周辺部を有し
ており、図３はメモリアレイ部１０の構成を示す平面図
である。メモリアレイ部１０の中央部には通常センスア
ンプ１２−メモリセル１４−通常センスアンプ１２−メ
モリセル１４−…というように、通常センスアンプ１２
とメモリセル１４が交互に配置され、メモリアレイ部１
０の両端には端用センスアンプ１３が配置されている。
なお、センスアンプ１２、１３はＮchトランジスタ、Ｐ
chトランジスタの双方を備えたＣＭＯＳ構造であり、一
方、メモリセル１４はＮchトランジスタを備えたＮＭＯ
Ｓ構造である。
図３および図４を用いて説明する。半導体記憶回路は一
般にメモリアレイ部とその周囲を取り囲む周辺部を有し
ており、図３はメモリアレイ部１０の構成を示す平面図
である。メモリアレイ部１０の中央部には通常センスア
ンプ１２−メモリセル１４−通常センスアンプ１２−メ
モリセル１４−…というように、通常センスアンプ１２
とメモリセル１４が交互に配置され、メモリアレイ部１
０の両端には端用センスアンプ１３が配置されている。
なお、センスアンプ１２、１３はＮchトランジスタ、Ｐ
chトランジスタの双方を備えたＣＭＯＳ構造であり、一
方、メモリセル１４はＮchトランジスタを備えたＮＭＯ
Ｓ構造である。
【０００３】また、通常センスアンプ１２の両側にはＮ
ＭＯＳ構造を持つメモリセル１４が隣接しているため、
通常センスアンプ１２の内部は、Ｐchトランジスタを形
成するＰch領域４が中央に、Ｎchトランジスタを形成す
るＮch領域３が両端に配置されるのが一般的である。そ
して、端用センスアンプ１３には特別な構造を採用する
わけではなく、チップ中央の通常センスアンプ１２と同
一の構造を採用するのが一般的である。したがって、端
用センスアンプ１３の両端がＮch領域３となるから、メ
モリアレイ部１０の周縁部は必然的にＮch領域３という
ことになる。
ＭＯＳ構造を持つメモリセル１４が隣接しているため、
通常センスアンプ１２の内部は、Ｐchトランジスタを形
成するＰch領域４が中央に、Ｎchトランジスタを形成す
るＮch領域３が両端に配置されるのが一般的である。そ
して、端用センスアンプ１３には特別な構造を採用する
わけではなく、チップ中央の通常センスアンプ１２と同
一の構造を採用するのが一般的である。したがって、端
用センスアンプ１３の両端がＮch領域３となるから、メ
モリアレイ部１０の周縁部は必然的にＮch領域３という
ことになる。
【０００４】図４はメモリアレイ部１０と周辺部１１と
の境界部付近を示す断面図である。端用センスアンプ１
３端部のＮch領域３すなわちＰウェル領域６ａと、周辺
部１１のＰウェル領域６ｂとでは電位が異なるため、メ
モリアレイ部１０の半導体基盤９にはＤｅｅｐＮウェル
領域７が形成されており、メモリアレイ部１０と周辺部
１１の境界部にはＮウェル分離領域５ｂがラッチアップ
対策として新たに設けられている。
の境界部付近を示す断面図である。端用センスアンプ１
３端部のＮch領域３すなわちＰウェル領域６ａと、周辺
部１１のＰウェル領域６ｂとでは電位が異なるため、メ
モリアレイ部１０の半導体基盤９にはＤｅｅｐＮウェル
領域７が形成されており、メモリアレイ部１０と周辺部
１１の境界部にはＮウェル分離領域５ｂがラッチアップ
対策として新たに設けられている。
【０００５】また、メモリアレイ部１０のＰウェル領域
６ａと周辺部１１のＰウェル領域６ｂにはこれらの領域
に電位を供給するためのサブコンタクト領域２ａ、２ｂ
がそれぞれ形成され、メモリアレイ部１０のＮウェル領
域５ａと境界部１１のＮウェル分離領域５ｂにはこれら
の領域に電位を供給するためのウェルコンタクト領域１
ａ、１ｂがそれぞれ形成されている。したがって、チッ
プの外側から順にサブコンタクト領域２ｂ、ウェルコン
タクト領域１ｂ、サブコンタクト領域２ａが配置され、
これらの領域はそれぞれメモリアレイ部１０の外周に沿
うように延在している。
６ａと周辺部１１のＰウェル領域６ｂにはこれらの領域
に電位を供給するためのサブコンタクト領域２ａ、２ｂ
がそれぞれ形成され、メモリアレイ部１０のＮウェル領
域５ａと境界部１１のＮウェル分離領域５ｂにはこれら
の領域に電位を供給するためのウェルコンタクト領域１
ａ、１ｂがそれぞれ形成されている。したがって、チッ
プの外側から順にサブコンタクト領域２ｂ、ウェルコン
タクト領域１ｂ、サブコンタクト領域２ａが配置され、
これらの領域はそれぞれメモリアレイ部１０の外周に沿
うように延在している。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
構成を有する従来の半導体記憶回路には、チップサイズ
が大きくなるという問題点があった。その理由は、メモ
リアレイ部１０の周縁部が端用センスアンプ１３のＰウ
ェル領域６ａとなっており、このＰウェル領域６ａと周
辺部１１のＰウェル領域６ｂを絶縁分離するためだけに
Ｎウェル分離領域５ｂを新たに挿入する必要があったか
らである。
構成を有する従来の半導体記憶回路には、チップサイズ
が大きくなるという問題点があった。その理由は、メモ
リアレイ部１０の周縁部が端用センスアンプ１３のＰウ
ェル領域６ａとなっており、このＰウェル領域６ａと周
辺部１１のＰウェル領域６ｂを絶縁分離するためだけに
Ｎウェル分離領域５ｂを新たに挿入する必要があったか
らである。
【０００７】本発明は、上記の課題を解決するためにな
されたものであって、チップサイズの縮小を図ることの
できる半導体記憶回路を提供することを目的とする。
されたものであって、チップサイズの縮小を図ることの
できる半導体記憶回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の請求項１に記載の半導体記憶回路は、半
導体基板上のメモリアレイ部と周辺部との境界部に、そ
れぞれ異なる電位が供給される前記メモリアレイ部に属
する第１の第１導電型ウェル領域と前記周辺部に属する
第２の第１導電型ウェル領域と、これら第１、第２の第
１導電型ウェル領域を絶縁分離する前記第１導電型と逆
導電型の第１の第２導電型ウェル領域が形成された半導
体記憶回路において、メモリアレイ部の中央部に第２導
電型ウェル領域とこれを挟む２つの第１導電型ウェル領
域の３つのウェル領域からなる回路部が配置され、メモ
リアレイ部の周縁部には前記中央部側に配置された前記
第１の第１導電型ウェル領域とその外側に隣接する前記
第１の第２導電型ウェル領域の２つのウェル領域からな
り前記回路部と同等の機能を有する回路部が配置され、
該回路部をなす前記第１の第２導電型ウェル領域の外側
に周辺部の前記第２の第１導電型ウェル領域が隣接配置
され、少なくとも前記メモリアレイ部の第１の第２導電
型ウェル領域および第１の第１導電型ウェル領域の下層
に第２の第２導電型ウェル領域が配置されたことを特徴
とするものである。
めに、本発明の請求項１に記載の半導体記憶回路は、半
導体基板上のメモリアレイ部と周辺部との境界部に、そ
れぞれ異なる電位が供給される前記メモリアレイ部に属
する第１の第１導電型ウェル領域と前記周辺部に属する
第２の第１導電型ウェル領域と、これら第１、第２の第
１導電型ウェル領域を絶縁分離する前記第１導電型と逆
導電型の第１の第２導電型ウェル領域が形成された半導
体記憶回路において、メモリアレイ部の中央部に第２導
電型ウェル領域とこれを挟む２つの第１導電型ウェル領
域の３つのウェル領域からなる回路部が配置され、メモ
リアレイ部の周縁部には前記中央部側に配置された前記
第１の第１導電型ウェル領域とその外側に隣接する前記
第１の第２導電型ウェル領域の２つのウェル領域からな
り前記回路部と同等の機能を有する回路部が配置され、
該回路部をなす前記第１の第２導電型ウェル領域の外側
に周辺部の前記第２の第１導電型ウェル領域が隣接配置
され、少なくとも前記メモリアレイ部の第１の第２導電
型ウェル領域および第１の第１導電型ウェル領域の下層
に第２の第２導電型ウェル領域が配置されたことを特徴
とするものである。
【０００９】また、請求項２に記載の半導体記憶回路
は、請求項１に記載の半導体記憶回路において、前記メ
モリアレイ部周縁部の回路部が端用センスアンプ回路で
あり、端用センスアンプ回路は、メモリアレイ部と周辺
部の境界側に第１の第２導電型ウェル領域が配置されて
いることを特徴とするものである。
は、請求項１に記載の半導体記憶回路において、前記メ
モリアレイ部周縁部の回路部が端用センスアンプ回路で
あり、端用センスアンプ回路は、メモリアレイ部と周辺
部の境界側に第１の第２導電型ウェル領域が配置されて
いることを特徴とするものである。
【００１０】また、請求項３に記載の半導体記憶回路
は、請求項１または２に記載の半導体記憶回路におい
て、メモリアレイ部の第１の第２導電型ウェル領域およ
び第１の第１導電型ウェル領域の下層に配置された第２
の第２導電型ウェル領域が、周辺部の第２の第１導電型
ウェル領域の下層途中まで延在していることを特徴とす
るものである。
は、請求項１または２に記載の半導体記憶回路におい
て、メモリアレイ部の第１の第２導電型ウェル領域およ
び第１の第１導電型ウェル領域の下層に配置された第２
の第２導電型ウェル領域が、周辺部の第２の第１導電型
ウェル領域の下層途中まで延在していることを特徴とす
るものである。
【００１１】また、請求項４に記載の半導体記憶回路
は、請求項１ないし３のいずれかに記載の半導体記憶回
路において、メモリアレイ部の第１の第２導電型ウェル
領域内および周辺部の第２の第１導電型ウェル領域内に
電位供給用コンタクト領域がそれぞれ設けられ、これら
各電位供給用コンタクト領域が、メモリアレイ部の外周
に沿って延在するように対向配置されたことを特徴とす
るものである。
は、請求項１ないし３のいずれかに記載の半導体記憶回
路において、メモリアレイ部の第１の第２導電型ウェル
領域内および周辺部の第２の第１導電型ウェル領域内に
電位供給用コンタクト領域がそれぞれ設けられ、これら
各電位供給用コンタクト領域が、メモリアレイ部の外周
に沿って延在するように対向配置されたことを特徴とす
るものである。
【００１２】従来の半導体記憶回路は、メモリアレイ部
内の周縁部に位置する回路、例えばセンスアンプがメモ
リアレイ中央部に位置するものと同一の構造であった。
この構造に伴って、メモリアレイ部の周縁部と隣接する
周辺部で同じ導電型のウェル領域が並ぶ場合には、その
間に逆導電型のウェル分離領域を新たに挿入しなければ
ならなかった。これに対して、本発明の半導体記憶回路
は、メモリアレイ部の周縁部には周辺部と逆導電型のウ
ェル領域を意図的に配置するようにし、そのウェル領域
に、回路形成用の領域という本来の機能に加えて、その
内側に位置するウェル領域と周辺部のウェル領域を絶縁
分離する機能をも持たせるようにしたものである。した
がって、従来の場合と異なり、絶縁分離のためだけの領
域を新たに挿入する必要はない。
内の周縁部に位置する回路、例えばセンスアンプがメモ
リアレイ中央部に位置するものと同一の構造であった。
この構造に伴って、メモリアレイ部の周縁部と隣接する
周辺部で同じ導電型のウェル領域が並ぶ場合には、その
間に逆導電型のウェル分離領域を新たに挿入しなければ
ならなかった。これに対して、本発明の半導体記憶回路
は、メモリアレイ部の周縁部には周辺部と逆導電型のウ
ェル領域を意図的に配置するようにし、そのウェル領域
に、回路形成用の領域という本来の機能に加えて、その
内側に位置するウェル領域と周辺部のウェル領域を絶縁
分離する機能をも持たせるようにしたものである。した
がって、従来の場合と異なり、絶縁分離のためだけの領
域を新たに挿入する必要はない。
【００１３】
【発明の実施の形態】以下、本発明の一実施の形態を図
１および図２を参照して説明する。図１は本実施の形態
の半導体記憶回路の概略構成を示す平面図、図２は断面
図であり、図中符号３０はメモリアレイ部、３１は周辺
部、３２は通常センスアンプ、３３は端用センスアン
プ、３４はメモリセル、である。
１および図２を参照して説明する。図１は本実施の形態
の半導体記憶回路の概略構成を示す平面図、図２は断面
図であり、図中符号３０はメモリアレイ部、３１は周辺
部、３２は通常センスアンプ、３３は端用センスアン
プ、３４はメモリセル、である。
【００１４】図１に示すように、メモリアレイ部３０の
中央部に通常センスアンプ３２−メモリセル３４−通常
センスアンプ３２−メモリセル３４−…というように、
通常センスアンプ３２とメモリセル３４が交互に配置さ
れ、メモリアレイ部３０の両端に端用センスアンプ３３
が配置されている。なお、センスアンプ３２、３３はＮ
chトランジスタ、Ｐchトランジスタの双方を備えたＣＭ
ＯＳ構造であり、一方、メモリセル３４はＮchトランジ
スタを備えたＮＭＯＳ構造である。
中央部に通常センスアンプ３２−メモリセル３４−通常
センスアンプ３２−メモリセル３４−…というように、
通常センスアンプ３２とメモリセル３４が交互に配置さ
れ、メモリアレイ部３０の両端に端用センスアンプ３３
が配置されている。なお、センスアンプ３２、３３はＮ
chトランジスタ、Ｐchトランジスタの双方を備えたＣＭ
ＯＳ構造であり、一方、メモリセル３４はＮchトランジ
スタを備えたＮＭＯＳ構造である。
【００１５】また、通常センスアンプ３２の両側にはＮ
ＭＯＳ構造を持つメモリセル３４が隣接しているため、
通常センスアンプ３２の内部は、Ｐchトランジスタを形
成するＰch領域２４が中央に、Ｎchトランジスタを形成
するＮch領域２３が両端に配置されている。それに対し
て、端用センスアンプ３３は、チップ中央の通常センス
アンプ３２とは構造が異なり、図２に示すように、片側
がＰch領域２４となるＮウェル領域２５ａ（第１の第２
導電型ウェル領域）、他の片側がＮch領域２３となるＰ
ウェル領域２６ａ（第１の第１導電型ウェル領域）にな
っている。そして、メモリアレイ部３０と周辺部３１と
の境界部側にＮウェル領域２５ａ、その内側にＰウェル
領域２６ａが位置している。
ＭＯＳ構造を持つメモリセル３４が隣接しているため、
通常センスアンプ３２の内部は、Ｐchトランジスタを形
成するＰch領域２４が中央に、Ｎchトランジスタを形成
するＮch領域２３が両端に配置されている。それに対し
て、端用センスアンプ３３は、チップ中央の通常センス
アンプ３２とは構造が異なり、図２に示すように、片側
がＰch領域２４となるＮウェル領域２５ａ（第１の第２
導電型ウェル領域）、他の片側がＮch領域２３となるＰ
ウェル領域２６ａ（第１の第１導電型ウェル領域）にな
っている。そして、メモリアレイ部３０と周辺部３１と
の境界部側にＮウェル領域２５ａ、その内側にＰウェル
領域２６ａが位置している。
【００１６】また、端用センスアンプ３３のＰウェル領
域２６ａと、周辺部３１のＰウェル領域２６ｂ（第２の
第１導電型ウェル領域）とでは電位が異なるため、メモ
リアレイ部３０のＰウェル領域２６ａ、Ｎウェル領域２
５ａの下層の半導体基盤２９内にはＤｅｅｐＮウェル領
域２７（第２の第２導電型ウェル領域）が形成されてい
る。そして、ＤｅｅｐＮウェル領域２７の端部は、周辺
部３１のＰウェル領域２６ｂの下層途中まで延在してい
る。
域２６ａと、周辺部３１のＰウェル領域２６ｂ（第２の
第１導電型ウェル領域）とでは電位が異なるため、メモ
リアレイ部３０のＰウェル領域２６ａ、Ｎウェル領域２
５ａの下層の半導体基盤２９内にはＤｅｅｐＮウェル領
域２７（第２の第２導電型ウェル領域）が形成されてい
る。そして、ＤｅｅｐＮウェル領域２７の端部は、周辺
部３１のＰウェル領域２６ｂの下層途中まで延在してい
る。
【００１７】また、メモリアレイ部３０のＰウェル領域
２６ａと周辺部３１のＰウェル領域２６ｂにはこれらの
領域に電位を供給するためのサブコンタクト領域２２
ａ、２２ｂ（電位供給用コンタクト領域）がそれぞれ形
成され、メモリアレイ部３０のＮウェル領域２５ａには
この領域に電位を供給するためのウェルコンタクト領域
２１（電位供給用コンタクト領域）が形成されている。
したがって、チップの外側から順にサブコンタクト領域
２２ｂ、ウェルコンタクト領域２１、ウェルコンタクト
領域２１、サブコンタクト領域２２ａが対向配置され、
これら領域はそれぞれメモリアレイ部３０の外周に沿う
ように延在している。
２６ａと周辺部３１のＰウェル領域２６ｂにはこれらの
領域に電位を供給するためのサブコンタクト領域２２
ａ、２２ｂ（電位供給用コンタクト領域）がそれぞれ形
成され、メモリアレイ部３０のＮウェル領域２５ａには
この領域に電位を供給するためのウェルコンタクト領域
２１（電位供給用コンタクト領域）が形成されている。
したがって、チップの外側から順にサブコンタクト領域
２２ｂ、ウェルコンタクト領域２１、ウェルコンタクト
領域２１、サブコンタクト領域２２ａが対向配置され、
これら領域はそれぞれメモリアレイ部３０の外周に沿う
ように延在している。
【００１８】上記構成の本実施の形態の半導体記憶回路
では、端用センスアンプ３３の構造を通常センスアンプ
３２とは別構造とし、Ｎウェル領域２５ａとＰウェル領
域２６ａに２分割した上でメモリアレイ部３０と周辺部
３１との境界部側にＮウェル領域２５ａ、その内側にＰ
ウェル領域２６ａを配置した。このような構造としたこ
とで、Ｎウェル領域２５ａが、センスアンプ回路形成用
の領域という本来の役目に加えて、その内側に位置する
Ｐウェル領域２６ａと周辺部３１のＰウェル領域２６ｂ
を絶縁分離する役目も持つようになる。言い換えれば、
従来のウェル分離領域をメモリアレイ部内に吸収するこ
とができる。したがって、従来の半導体記憶回路のよう
に絶縁分離のためだけの領域を新たに挿入する必要がな
くなり、チップサイズの低減を図ることができる。
では、端用センスアンプ３３の構造を通常センスアンプ
３２とは別構造とし、Ｎウェル領域２５ａとＰウェル領
域２６ａに２分割した上でメモリアレイ部３０と周辺部
３１との境界部側にＮウェル領域２５ａ、その内側にＰ
ウェル領域２６ａを配置した。このような構造としたこ
とで、Ｎウェル領域２５ａが、センスアンプ回路形成用
の領域という本来の役目に加えて、その内側に位置する
Ｐウェル領域２６ａと周辺部３１のＰウェル領域２６ｂ
を絶縁分離する役目も持つようになる。言い換えれば、
従来のウェル分離領域をメモリアレイ部内に吸収するこ
とができる。したがって、従来の半導体記憶回路のよう
に絶縁分離のためだけの領域を新たに挿入する必要がな
くなり、チップサイズの低減を図ることができる。
【００１９】また、不純物拡散領域であるウェル領域の
端部は一般的に不純物濃度のバラツキが大きい部分であ
るが、本実施の形態の半導体記憶回路の場合、Ｄｅｅｐ
Ｎウェル領域２７の端部は、周辺部３１のＰウェル領域
２６ｂの下層途中まで延在している。したがって、Ｄｅ
ｅｐＮウェル領域２７端部の不純物濃度のバラツキが端
用センスアンプ３３内のトランジスタ特性に影響を及ぼ
すことがない。特に、センスアンプは特性のバラツキに
敏感であるため、本実施の形態の場合、上記の構造を採
ったことによって安定した特性を持つセンスアンプを形
成することができる。
端部は一般的に不純物濃度のバラツキが大きい部分であ
るが、本実施の形態の半導体記憶回路の場合、Ｄｅｅｐ
Ｎウェル領域２７の端部は、周辺部３１のＰウェル領域
２６ｂの下層途中まで延在している。したがって、Ｄｅ
ｅｐＮウェル領域２７端部の不純物濃度のバラツキが端
用センスアンプ３３内のトランジスタ特性に影響を及ぼ
すことがない。特に、センスアンプは特性のバラツキに
敏感であるため、本実施の形態の場合、上記の構造を採
ったことによって安定した特性を持つセンスアンプを形
成することができる。
【００２０】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば本実施の形態ではメモリアレイ部の周縁部にセンス
アンプが配置された例を示したが、メモリアレイ部の周
縁部に位置する回路はセンスアンプに限らず、他の回路
であってもよい。また、本実施の形態では、２つのＰウ
ェル領域の間にＮウェル領域を配置した例を示したが、
この導電型は逆であってもよく、２つのＮウェル領域の
間にＰウェル領域を配置して絶縁分離構造としてもよ
い。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば本実施の形態ではメモリアレイ部の周縁部にセンス
アンプが配置された例を示したが、メモリアレイ部の周
縁部に位置する回路はセンスアンプに限らず、他の回路
であってもよい。また、本実施の形態では、２つのＰウ
ェル領域の間にＮウェル領域を配置した例を示したが、
この導電型は逆であってもよく、２つのＮウェル領域の
間にＰウェル領域を配置して絶縁分離構造としてもよ
い。
【００２１】
【発明の効果】以上、詳細に説明したように、本発明の
半導体記憶回路は、メモリアレイ部の周縁部には周辺部
と逆導電型のウェル領域を配置するようにし、そのウェ
ル領域に、回路形成用領域という本来の機能に加えて、
その内側に位置するウェル領域と周辺部のウェル領域を
絶縁分離する機能をも持たせるようにしたものである。
したがって、従来の場合と異なり、絶縁分離のためだけ
の領域を新たに挿入する必要はなく、チップサイズの低
減を図ることができる。例えば、Ｐ領域−Ｎ領域の分離
に５μｍ程度必要なプロセスの半導体記憶回路の場合、
１つのメモリアレイ部で片側１０μｍ、両側では２０μ
ｍ程度サイズを縮小することができ、さらにチップ全体
ではメモリアレイ部の分割数倍縮小することができる。
半導体記憶回路は、メモリアレイ部の周縁部には周辺部
と逆導電型のウェル領域を配置するようにし、そのウェ
ル領域に、回路形成用領域という本来の機能に加えて、
その内側に位置するウェル領域と周辺部のウェル領域を
絶縁分離する機能をも持たせるようにしたものである。
したがって、従来の場合と異なり、絶縁分離のためだけ
の領域を新たに挿入する必要はなく、チップサイズの低
減を図ることができる。例えば、Ｐ領域−Ｎ領域の分離
に５μｍ程度必要なプロセスの半導体記憶回路の場合、
１つのメモリアレイ部で片側１０μｍ、両側では２０μ
ｍ程度サイズを縮小することができ、さらにチップ全体
ではメモリアレイ部の分割数倍縮小することができる。
【図１】 本発明の一実施の形態である半導体記憶回路
の概略構成を示す平面図である。
の概略構成を示す平面図である。
【図２】 図１のＡ−Ａ線に沿う断面図である。
【図３】 従来の一例である半導体記憶回路の構成を示
す平面図である。
す平面図である。
【図４】 図３のＢ−Ｂ線に沿う断面図である。
１ａ、１ｂ、２１ ウェルコンタクト領域（電位供給用
コンタクト領域） ２ａ、２ｂ、２２ａ、２２ｂ サブコンタクト領域（電
位供給用コンタクト領域） ３、２３ Ｎch領域 ４、２４ Ｐch領域 ５ａ、２５ａ Ｎウェル領域（第１の第２導電型ウェル
領域） ５ｂ Ｎウェル分離領域 ６ａ、２６ａ （メモリアレイ部の）Ｐウェル領域（第
１の第１導電型ウェル領域） ６ｂ、２６ｂ （周辺部の）Ｐウェル領域（第２の第１
導電型ウェル領域） ７、２７ ＤｅｅｐＮウェル領域（第２の第２導電型ウ
ェル領域） ８、２８ Ｐサブ領域 ９、２９ 半導体基盤 １０、３０ メモリアレイ部 １１、３１ 周辺部 １２、３２ 通常センスアンプ １３、３３ 端用センスアンプ １４、３４ メモリセル
コンタクト領域） ２ａ、２ｂ、２２ａ、２２ｂ サブコンタクト領域（電
位供給用コンタクト領域） ３、２３ Ｎch領域 ４、２４ Ｐch領域 ５ａ、２５ａ Ｎウェル領域（第１の第２導電型ウェル
領域） ５ｂ Ｎウェル分離領域 ６ａ、２６ａ （メモリアレイ部の）Ｐウェル領域（第
１の第１導電型ウェル領域） ６ｂ、２６ｂ （周辺部の）Ｐウェル領域（第２の第１
導電型ウェル領域） ７、２７ ＤｅｅｐＮウェル領域（第２の第２導電型ウ
ェル領域） ８、２８ Ｐサブ領域 ９、２９ 半導体基盤 １０、３０ メモリアレイ部 １１、３１ 周辺部 １２、３２ 通常センスアンプ １３、３３ 端用センスアンプ １４、３４ メモリセル
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−191393（ＪＰ，Ａ) 特開 昭53−54987（ＪＰ，Ａ) 特開 平３−58475（ＪＰ，Ａ) 特開 平10−135351（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 - 27/115 H01L 21/8242
Claims (4)
- 【請求項１】 半導体基板上のメモリアレイ部と周辺部
との境界部に、それぞれ異なる電位が供給される前記メ
モリアレイ部に属する第１の第１導電型ウェル領域と前
記周辺部に属する第２の第１導電型ウェル領域と、これ
ら第１、第２の第１導電型ウェル領域を絶縁分離する前
記第１導電型と逆導電型の第１の第２導電型ウェル領域
が形成された半導体記憶回路において、 メモリアレイ部の中央部に第２導電型ウェル領域とこれ
を挟む２つの第１導電型ウェル領域の３つのウェル領域
からなる回路部が配置され、メモリアレイ部の周縁部に
は前記中央部側に配置された前記第１の第１導電型ウェ
ル領域とその外側に隣接する前記第１の第２導電型ウェ
ル領域の２つのウェル領域からなり前記回路部と同等の
機能を有する回路部が配置され、該回路部をなす前記第
１の第２導電型ウェル領域の外側に周辺部の前記第２の
第１導電型ウェル領域が隣接配置され、 少なくとも前記
メモリアレイ部の第１の第２導電型ウェル領域および第
１の第１導電型ウェル領域の下層に第２の第２導電型ウ
ェル領域が配置されたことを特徴とする半導体記憶回
路。 - 【請求項２】 請求項１に記載の半導体記憶回路におい
て、前記メモリアレイ部周縁部の回路部が端用センスアンプ
回路であり、 該端用センスアンプ回路は、前記メモリア
レイ部と前記周辺部の境界側に前記第１の第２導電型ウ
ェル領域が配置されていることを特徴とする半導体記憶
回路。 - 【請求項３】 請求項１または２に記載の半導体記憶回
路において、 前記メモリアレイ部の第１の第２導電型ウェル領域およ
び第１の第１導電型ウェル領域の下層に配置された前記
第２の第２導電型ウェル領域が、前記周辺部の第２の第
１導電型ウェル領域の下層途中まで延在していることを
特徴とする半導体記憶回路。 - 【請求項４】 請求項１ないし３のいずれかに記載の半
導体記憶回路において、 前記メモリアレイ部の第１の第２導電型ウェル領域内お
よび前記周辺部の第２の第１導電型ウェル領域内に電位
供給用コンタクト領域がそれぞれ設けられ、 これら各電位供給用コンタクト領域が、メモリアレイ部
の外周に沿って延在するように対向配置されたことを特
徴とする半導体記憶回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08237076A JP3076248B2 (ja) | 1996-09-06 | 1996-09-06 | 半導体記憶回路 |
| KR1019970046081A KR100294961B1 (ko) | 1996-09-06 | 1997-09-06 | 반도체 메모리 소자의 웰 구조 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08237076A JP3076248B2 (ja) | 1996-09-06 | 1996-09-06 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1084087A JPH1084087A (ja) | 1998-03-31 |
| JP3076248B2 true JP3076248B2 (ja) | 2000-08-14 |
Family
ID=17010069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08237076A Expired - Fee Related JP3076248B2 (ja) | 1996-09-06 | 1996-09-06 | 半導体記憶回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3076248B2 (ja) |
| KR (1) | KR100294961B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3274664B2 (ja) | 1999-08-30 | 2002-04-15 | エヌイーシーマイクロシステム株式会社 | 半導体装置 |
| KR20140008099A (ko) | 2012-07-10 | 2014-01-21 | 삼성전자주식회사 | 반도체 메모리 장치 |
-
1996
- 1996-09-06 JP JP08237076A patent/JP3076248B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-06 KR KR1019970046081A patent/KR100294961B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980024405A (ko) | 1998-07-06 |
| KR100294961B1 (ko) | 2001-07-12 |
| JPH1084087A (ja) | 1998-03-31 |
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