JPH02264352A - Multi-processor synchronizing system - Google Patents
Multi-processor synchronizing systemInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチプロセッサ同期方式に係り、特に、複数
のプロセッサからなるマルチプロセッサシステムにおい
て、プロセッサ間の命令の競合試験を実施するのに好適
なマルチプロセッサ同期方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a multiprocessor synchronization method, and particularly to a multiprocessor synchronization system that is suitable for performing an instruction conflict test between processors in a multiprocessor system consisting of a plurality of processors. Concerning multiprocessor synchronization methods.
従来、マルチプロセッサシステムにおいて、各プロセッ
サの同期が必要な場合１例えば特開昭６３−８６０６５
号公報に示されているように、サブプロセッサのイニシ
ャル情報のセット完了の有無を表わすフラグを設け、こ
のフラグをメインプロセッサでチエツクして同期をとる
方式、あるいは特開昭６３−１０６８５９号公報に示さ
れているように、各プロセッサの外部端子に入力される
制御信号に応答して各プロセッサが分岐命令を実行する
ことにより、複数の各プロセッサにおいて実行されるプ
ログラムの同期をとる方式などが用いられている。Conventionally, in a multiprocessor system, when it is necessary to synchronize each processor 1, for example, Japanese Patent Application Laid-Open No. 63-86065
As shown in Japanese Patent Laid-Open No. 106859/1983, a flag is provided to indicate whether or not the initial information of the sub-processor has been set, and this flag is checked by the main processor to achieve synchronization. As shown in the figure, a method is used in which programs executed on multiple processors are synchronized by each processor executing a branch instruction in response to a control signal input to an external terminal of each processor. It is being
近年、情報化社会の進歩にともないコンピュータシステ
ムの処理能力の向上が必要不可決になり。In recent years, with the advancement of the information society, it has become essential to improve the processing power of computer systems.
マルチプログラムシステムめ構造も複雑化してきており
、各プロセッサで共有する周辺装置や各プロセッサ同士
での処理の競合が多発してきている。The structure of multi-program systems is also becoming more complex, and peripheral devices shared by each processor and processing competition between processors are increasing.
このような競合を従来技術のもとで試験しようとすると
、マルチプロセッサの構造の複雑化にともなって競合の
発生環境も複雑化し、特に各プロセッサの実行中におけ
る多数の環境条件がそろいに＜＜、競合の発生頻度が低
いため、設計段階や検証段階による発見が非常に難かし
いという問題があった。If we attempt to test such conflicts using conventional technology, as the structure of multiprocessors becomes more complex, the environment in which conflicts occur will also become more complex. However, since conflicts occur infrequently, it is extremely difficult to discover them at the design and verification stages.
本発明の目的は、複数のプロセッサから構成されるマル
チプロセッサシステムにおいて、任意の条件による各プ
ロセッサの同時スタート・ストップ、あるいは個々のス
タート・ストップを可能にして、競合試験の際、簡単に
任意の競合を発生させることができるマルチプロセッサ
同期方式を提供することがある。An object of the present invention is to enable simultaneous start and stop of each processor or individual start and stop of each processor under arbitrary conditions in a multiprocessor system consisting of a plurality of processors. Multiprocessor synchronization schemes may be provided that can generate contention.
上記目的を達成するために１本発明はマルチプロセッサ
システムを構成する各プロセッサに、自プロセッサある
いは他プロセッサのスタート・ストップ条件を設定する
手段と、自プロセッサでの前記スタート・ストップ条件
を監視し、当該条件が成立すると、スタート・ストップ
信号を生成して他プロセッサに伝達する手段と、自プロ
セッサで生成されるスタート・ストップ信号と他プロセ
ッサから伝達されるスタート・ストップ信号を任意に選
択して自プロセッサをスタート・ストップする手段とか
らなる同期制御部を設け、各プロセッサで同時スタート
・ストップまたは各々にスタート・ストップできるよう
にしたものである。In order to achieve the above object, the present invention provides means for setting start/stop conditions for the own processor or other processors in each processor constituting a multiprocessor system, and for monitoring the start/stop conditions for the own processor, When the condition is satisfied, a means for generating a start/stop signal and transmitting it to other processors, and a means for arbitrarily selecting the start/stop signal generated by the own processor and the start/stop signal transmitted from the other processor and automatically A synchronization control section consisting of means for starting and stopping the processors is provided so that each processor can be started and stopped simultaneously or individually.
各プロセッサの同期制御部はスタート信号、ストップ信
号を伝達し合い、その任意のスタート信号あるいはスト
ップ信号を選択して自プロセッサをスタートまたはスト
ップさせる。これにより、マルチプロセッサシステムに
おける各プロセッサ個々のスタート、ストップが可能に
なり、発生させたい競合の条件を各プロセッサの同期制
御部に設定しておけば、その条件をトリガにして目的の
競合を発生させることができる。The synchronization control sections of each processor transmit start signals and stop signals to each other, and select an arbitrary start signal or stop signal to start or stop its own processor. This makes it possible to start and stop each processor individually in a multiprocessor system, and by setting the conditions for contention that you want to cause in the synchronization control section of each processor, that condition can be used as a trigger to generate the desired contention. can be done.
以下１本発明の一実施例について図面により説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例の全体構成図で、３台のプロ
セッサ１ｔ ２，３によって構成されるマルチプロセッ
サシステムを示したものである０本実施例では、各プロ
セッサ１，２．３はマイクロプログラムにより動作する
としている。プロセッサ１は、同期制御部ｌＯ１制御記
憶アドレスレジスタ（Ｃ８ＡＲ）１２及びマイクロプロ
グラム制御部１４からなり、同期制御部１０はスタート
用制御記憶レジスタ（Ｃ８ＡＲ（０））１１０とストッ
プ用制御記憶レジスタ（Ｃ５ＡＲ（１））ｌ １０を有
している。プロセッサ２，３についてもプロセッサ１と
同様である。各プロセッサ１，２．８の同期制御部１０
，２０．３０はスタート／ストップ信号伝達線５，６，
７．８により接続されている０例えば、プロセッサ３の
同期制御部３０は線５によりプロセッサ１．２の同期制
御部１０゜２０へスタート信号を伝達する。なお、プロ
セッサｌ、２．３は各々サービスプロセッサを具備して
いるが、第１図では省略しである。FIG. 1 is an overall configuration diagram of an embodiment of the present invention, showing a multiprocessor system composed of three processors 1, 2, and 3. It is said that it operates by a microprogram. The processor 1 consists of a synchronization control unit lO1 control storage address register (C8AR) 12 and a microprogram control unit 14, and the synchronization control unit 10 includes a start control storage register (C8AR(0)) 110 and a stop control storage register (C5AR). (1)) has l 10. Processors 2 and 3 are also similar to processor 1. Synchronization control unit 10 of each processor 1, 2.8
, 20.30 are start/stop signal transmission lines 5, 6,
For example, the synchronization control unit 30 of processor 3 transmits a start signal via line 5 to the synchronization control unit 10.20 of processor 1.2. Note that the processors 1 and 2.3 are each equipped with a service processor, but this is omitted in FIG.
第２図にプロセッサ１の詳細構成を示す、他のプロセッ
サ２，３の構成も全く同様である。The detailed configuration of processor 1 is shown in FIG. 2, and the configurations of other processors 2 and 3 are completely similar.
第２図おいて、制御記憶アドレスレジスタ（Ｃ８ＡＲ）
１２はシステムクロックの立下りでアドレスがセットさ
れ１次の立上りでそのアドレスが自マイクロプログラム
制御部１４に与えられる。In Figure 2, the control storage address register (C8AR)
12, an address is set at the falling edge of the system clock, and the address is given to its own microprogram control unit 14 at the first rising edge.
マイクロプログラム制御部１４は、Ｃ８ＡＲ１２で示さ
れるアドレスのマイクロプログラムをシステムクロック
の立上りで実行するように制御する。The microprogram control unit 14 controls the microprogram at the address indicated by C8AR12 to be executed at the rising edge of the system clock.
このマイクロプログラム制御部１４はスタート信号入力
端子１７とストップ信号入力端子１８を備え、これらに
入力されるスタート信号あるいはストップ信号により、
自プロセッサエのスタート／ストップ動作をシステムク
ロックの立上りで制御する、このマイクロプログラム制
御部１４へのスタート／ストップ信号は、同期制御部１
０あるいはサービスプロセッサ（ＳＶＰ）１３よりＯＲ
ゲート１５．１６を通して入力できる。This microprogram control section 14 is equipped with a start signal input terminal 17 and a stop signal input terminal 18, and a start signal or a stop signal input thereto allows
The start/stop signal to the microprogram control unit 14, which controls the start/stop operation of its own processor at the rising edge of the system clock, is sent to the synchronous control unit 1.
OR from 0 or service processor (SVP) 13
It can be entered through gates 15 and 16.
同期制御部１０はスタート制御部１０ａとストップ制御
部１０ｂに分けられる。スタート制御部１０ａはスター
ト用制御記憶レジスタ（Ｃ８ＡＲ（０））１００．スタ
ート有効指示レジスタ１０１゜アドレス比較回路１０２
、ＡＮＤゲート１０３、スタート条件セレクタ（ＳＥＬ
（０））ｔ０４よりなる。また、ストップ制御部１０ｂ
はストップ用制御記憶レジスタ（Ｃ８ＡＲ（１））１１
０．ストップ有効指示レジスタ１１１、アドレス比較回
路１１２、ＡＮＤゲート１１３、ストップ条件セレクタ
（ＳＥＬ（１））１１４よりなる。The synchronization control section 10 is divided into a start control section 10a and a stop control section 10b. The start control unit 10a has a start control storage register (C8AR(0)) 100. Start valid instruction register 101゜Address comparison circuit 102
, AND gate 103, start condition selector (SEL
(0))t04. In addition, the stop control section 10b
is the stop control storage register (C8AR(1)) 11
0. It consists of a stop valid instruction register 111, an address comparison circuit 112, an AND gate 113, and a stop condition selector (SEL(1)) 114.
スタート制御部１０ａの動作は次の通りである。The operation of the start control section 10a is as follows.
あらかじめＣ８ＡＲ（０）１００にスタート制御アドレ
スをセットし、スタート有効指示レジスタ１０１は“１
” （有効）としておく、自プロセッサ１が次に実行し
ようとするマイクロプログラムのアドレスはシステムク
ロックの立下りでＣ８ＡＲ１２にセットする。アドレス
比較回路１０２はＣ８ＡＲ１２とＣ５ＡＲ（０）１００
のアドレスを比較しており、一致すると、一致信号を出
力する。The start control address is set in C8AR(0) 100 in advance, and the start valid instruction register 101 is set to “1”.
” (enabled), and the address of the microprogram that the own processor 1 is going to execute next is set in C8AR12 at the falling edge of the system clock.The address comparison circuit 102 compares C8AR12 and C5AR(0)100.
The addresses are compared, and if they match, a match signal is output.
この時、スタート有効指示レジスタ１０１が“１”を示
していると、ＡＮＤゲート１０３でアンド条件が成立し
、スタート信号が線１０５を通して５ＥＬ（０）１０４
と他プロセッサ２，３におけるスタート制御部の同５Ｅ
Ｌ（０）へ伝達される。同様にして、他プロセッサ２，
３からスタート信号も５ＥＬ（０）１０４に伝達されて
くる。線Ｂはこれをまとめて示したものである。５ＥＬ
（０）１０４では、５ＶＰ１３より線１０７を通して指
示されるセレクト信号に従って、線１０５の自プロセッ
サのスタート信号あるいは線Ｂの他プロセッサ２゜３の
スタート信号のいずれかを選択する。この５ＥＬ（０）
１０４で選択されたスタート信号線が線１０６、ＯＲゲ
ート１５を介してマイクロプログラム制御部１４のスタ
ート信号入力端子１７に印情へれることにより、自プロ
セッサ１は次のシステムクロックの立上りでスタートす
る。なお、スタート制御部１０ａは、一般には他のプロ
セッサからスタート信号を受は取って自プロセッサをス
タートする場合に有効であるた゛め、ＡＮＤゲート１０
３の出力を５ＥＬ（０）１０４に与えるバスは無くても
よい、ただし、ＡＮＤゲート１０３の出力を５ＥＬ（０
）１０４に与えるようにしておくと、同一アドレスをＣ
８ＡＲ１２と５ＳＡＲ（０）１００に設定することで、
所定条件で他プロセッサと同時に自プロセッサもスター
トできる。At this time, if the start valid instruction register 101 indicates "1", the AND condition is satisfied in the AND gate 103, and the start signal is passed through the line 105 to 5EL(0)104.
and the same 5E of the start control section in other processors 2 and 3.
It is transmitted to L(0). Similarly, other processors 2,
A start signal from 3 is also transmitted to 5EL(0) 104. Line B shows this all together. 5EL
At (0) 104, either the start signal of the own processor on the line 105 or the start signal of the other processor 2.3 on the line B is selected according to the select signal instructed through the line 107 from the 5VP13. This 5EL(0)
The start signal line selected at 104 is applied to the start signal input terminal 17 of the microprogram control unit 14 via the line 106 and the OR gate 15, so that the processor 1 starts at the next rising edge of the system clock. . Note that the start control unit 10a is generally effective when receiving and receiving a start signal from another processor to start its own processor, so the AND gate 10a
The bus that supplies the output of AND gate 103 to 5EL(0) 104 may not be provided.
) 104, the same address can be given to C
By setting 8AR12 and 5SAR(0)100,
Under predetermined conditions, the own processor can start at the same time as other processors.
ストップ制御部１０ｂの動作も上記スタート制御部１０
ａと同様であるが、簡単に説明する。アドレス比較回路
１１２において、Ｃ８ＡＲ１２のマイクロプログラムの
次実行アドレスとＣ５ＡＲ（１）１１０のストップ制御
アドレスが比較され、一致すると、該比較回路１１２よ
り一致信号が出力される。この時、ストップ有効指示レ
ジスタ１１１が“１” （有効）を示していると、ＡＮ
Ｄゲート１１３でアンドがとられ、自プロセッサ１の♂
トップ信号が線１１５を通して５ＥＬ（１）１１４と他
プロセッサ２，３のストップ制御部へ伝達される。他プ
ロセッサ２，３からのストップ信号は、線Ａを通して５
ＥＬ（１）１１４に伝達されてくる。５ＥＬ（１）１１
４は、５ＶＰ１３より線１１７を通して指示されるセレ
クト信号に従って。The operation of the stop control section 10b is also the same as that of the start control section 10.
This is the same as a, but will be briefly explained. In the address comparison circuit 112, the next execution address of the microprogram of C8AR12 and the stop control address of C5AR(1) 110 are compared, and if they match, the comparison circuit 112 outputs a match signal. At this time, if the stop valid instruction register 111 indicates “1” (valid), the AN
The D gate 113 performs an AND operation, and the self-processor 1's male
The top signal is transmitted through line 115 to 5EL(1) 114 and the stop control units of other processors 2 and 3. Stop signals from other processors 2 and 3 are sent through line A to 5.
It is transmitted to EL(1) 114. 5EL(1)11
4 according to the select signal directed through the 5VP13 stranded line 117.
線１１５の自プロセッサのストップ信号あるいは線Ａの
他プロセッサ２，３のストップ信号のいずれかを選択し
、線１１６、ＯＲゲート１６を介してマイクロプログラ
ム制御部１４のストップ信号入力端子１８に与える。こ
の結果、自プロセッサ１は次のシステムクロックの立上
りでストップする。Either the stop signal of the own processor on the line 115 or the stop signal of the other processors 2 and 3 on the line A is selected and applied to the stop signal input terminal 18 of the microprogram control section 14 via the line 116 and the OR gate 16. As a result, the own processor 1 stops at the next rising edge of the system clock.
次に、具体例として、第１図のマルチプロセッサシステ
ムにおいて、同時に３つのプロセッサ１゜２．３を実行
し、プロセッサ１をアドレス０１００（これをサービス
プロセッサへの処理要求ルーチン先頭アドレスとする）
で、プロセッサ２をアドレス０２ＥＯ（これをサービス
プロセッサへの障害情報採取要求先頭アドレスとする）
で各々ス８（これをプロセッサ間通信命令先頭アドレス
とする）を実行するとき競合を発生させたいときの動作
を説明する。Next, as a specific example, in the multiprocessor system shown in FIG. 1, three processors 1゜2.3 are executed at the same time, and processor 1 is placed at address 0100 (this is set as the start address of the processing request routine to the service processor).
Then, set processor 2 to address 02EO (this is the starting address for requesting fault information collection to the service processor).
The following describes the operation when it is desired to cause a conflict when executing step 8 (this is assumed to be the start address of the inter-processor communication instruction).
プロセッサ３における同期制御部３０のＣ８ＡＲ（０）
３００にスタート条件の制御記憶アドレス００８８をセ
ットし、プロセッサ１とプロセッサ２における同期制御
部１０．２０の５ＥＬ（０）の選択条件を、スタート伝
達線５からのスタート信号が選択されるように設定する
。また、プロセッサ１のＣ５ＡＲ（１）１１０に０１０
０を、プロセッサ２のＣ８ＡＲ（１）２１０に０２ＥＯ
のストップアドレスを設定する。これにより、プロセッ
サ１．２は実行中に、Ｃ５ＡＲ１２に０１００．Ｃ８Ａ
Ｒ２２に０２ＥＯがセットされれば、それぞれシステム
クロックの立上りでストップする。プロセッサ３では、
アドレス００８８のマイクロプログラムを実行するとき
、一致信号が出され、スタート条件伝達線５よりプロセ
ッサ１、プロセッサ２の同期制御部１０．２０にスター
ト信号が入力される。このプロセッサ３からのスタート
信号がブａセッサ１，２における同期制御部１０，２０
の５ＥＬ（０）で選択され、システムクロックの立上り
でプロセッサ１，２が再スタートする。即ち、システム
クロックの立上りで３つのプロセッサ１，２．３が同時
に目的の制御記憶アドレスを実行し、競合が発生する。C8AR(0) of the synchronization control unit 30 in the processor 3
Set the start condition control storage address 0088 to 300, and set the selection condition of 5EL(0) of the synchronization control unit 10.20 in processor 1 and processor 2 so that the start signal from start transmission line 5 is selected. do. Also, 010 is added to C5AR (1) 110 of processor 1.
0 to C8AR(1) 210 of processor 2 02EO
Set the stop address. This causes processor 1.2 to send C5AR12 0100. C8A
If 02EO is set in R22, each will stop at the rising edge of the system clock. In processor 3,
When the microprogram at address 0088 is executed, a match signal is output, and a start signal is input from the start condition transmission line 5 to the synchronization control units 10 and 20 of the processors 1 and 2. The start signal from the processor 3 is transmitted to the synchronization control units 10 and 20 in the processors 1 and 2.
5EL(0), and processors 1 and 2 are restarted at the rising edge of the system clock. That is, at the rising edge of the system clock, the three processors 1, 2.3 simultaneously execute the target control storage address, causing a conflict.
第３図はこの動作のタイムチャートを示したものである
。第３ｗＩにおいて、横実線はプロセッサの動作中を表
わし、破線はマイクロプログラム制御部にスタート信号
が入力したことを表わす、矢印はスタート信号の伝達を
示す０時刻ｔ、でプロセッサ２のストップ条件（アドレ
ス０２ Ｅ Ｏ，）が成立し、ｔｌでストップする。ま
た、時刻ｔ３でプロセッサｌのストップ条件（アドレス
０１００）が成立し１時刻ｔ、でストップする。その後
１時刻ｔ、でプロセッサ３のスタート条件（アドレス０
０８８）が成立し１時刻ｔｌでプロセッサ１，２が同時
スタートし、競合が発生する。このようにして、競合を
目的としたマルチプロセッサの同期がなお、プロセッサ
１，２．３の同期制御部１０゜２０．３０におけるＣ５
ＡＲ（０）１００，２００゜３００、Ｃ５ＡＲ（１）１
１０，２１０，３１０への制御アドレスの設定の仕方は
任意でよいが、競合試験を目的とし、プログラムで設定
すれば、連続的に多数の競合試験が可能になる。FIG. 3 shows a time chart of this operation. In the third wI, the horizontal solid line indicates that the processor is in operation, the broken line indicates that a start signal has been input to the microprogram control section, and the arrow indicates transmission of the start signal at time 0 t, and the stop condition of processor 2 (address 02 E O,) is established and stops at tl. Further, at time t3, the stop condition (address 0100) of processor l is satisfied, and the processor 1 stops at time t. Thereafter, at time t, the start condition of processor 3 (address 0
088) is established, processors 1 and 2 start simultaneously at time tl, and a conflict occurs. In this way, the synchronization of multiprocessors for the purpose of contention can still be performed using C5 in the synchronization control section 10°20.
AR(0)100,200°300, C5AR(1)1
The control addresses 10, 210, and 310 may be set in any manner, but if they are set in a program for the purpose of competition testing, a large number of competition tests can be performed continuously.
以上説明したように１本発明によれば、複数のプロセッ
サから構成されるマルチプロセッサシステムにおいて、
任意の条件による各プロセッサの同時スタート、ストッ
プ、あるいは各々のスタート、ストップが可能になる。As explained above, according to the present invention, in a multiprocessor system composed of a plurality of processors,
It becomes possible to start and stop each processor simultaneously or to start and stop each processor individually under arbitrary conditions.
したがって、マルチプロセッサシステムの複雑化による
競合試験において、任意の競合を発生させることができ
、評価を確実にし、蝦期間で競合条件の試験を実施でき
る。Therefore, in a competition test due to the complexity of a multiprocessor system, any competition can be generated, evaluation can be ensured, and competition conditions can be tested in a timely manner.
第１図は本発明を適用したマルチプロセッサシステムの
一実施例の全体構成図、第２図は一つのプロセッサの詳
細構成図、第３図は本発明の動作例を示すタイムチャー
トである。
１．２．３・・・プロセッサ、 １０，２０．３０・
・・同期制御部、 １４，２４．３４・・・マイクロプ
ログラム制御部、 １２，２２，３２・・・アドレス
レジスタ、 １００，２００，３００・・・スタート
用制御記憶アドレスレジスタ、 １１ｏ。
２１０．３１０・・・ストップ用制御記憶アドレスレジ
スタ。FIG. 1 is an overall configuration diagram of an embodiment of a multiprocessor system to which the present invention is applied, FIG. 2 is a detailed configuration diagram of one processor, and FIG. 3 is a time chart showing an example of the operation of the present invention. 1.2.3... Processor, 10,20.30.
...Synchronization control unit, 14,24.34...Microprogram control unit, 12,22,32...Address register, 100,200,300...Start control storage address register, 11o. 210.310...Stop control storage address register.
Claims (1)
システムにおいて、 各プロセッサに、自プロセッサあるいは他プロセッサの
スタート・ストップ条件を設定する手段と、自プロセッ
サでの前記スタート・ストップ条件を監視し、当該条件
が成立すると、スタート・ストップ信号を生成して他プ
ロセッサに伝達する手段と、自プロセッサで生成される
スタート・ストップ信号と他プロセッサから伝達される
スタート・ストップ信号を任意に選択して自プロセッサ
をスタート・ストップする手段とからなる同期制御部を
設け、 各プロセッサで同時スタート・ストップまたは各々にス
タート・ストップせしめることを特徴とするマルチプロ
セッサ同期方式。(1) In a multiprocessor system consisting of a plurality of processors, each processor has means for setting start/stop conditions for its own processor or other processors, and means for monitoring the start/stop conditions for its own processor, and When this is established, a means for generating a start/stop signal and transmitting it to other processors, and a means for arbitrarily selecting a start/stop signal generated by the own processor and a start/stop signal transmitted from the other processor to control the own processor. A multiprocessor synchronization method characterized by providing a synchronization control unit comprising means for starting and stopping, and causing each processor to start and stop simultaneously or to start and stop individually.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8484589A JPH02264352A (en) | 1989-04-05 | 1989-04-05 | Multi-processor synchronizing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8484589A JPH02264352A (en) | 1989-04-05 | 1989-04-05 | Multi-processor synchronizing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02264352A true JPH02264352A (en) | 1990-10-29 |
Family
ID=13842140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8484589A Pending JPH02264352A (en) | 1989-04-05 | 1989-04-05 | Multi-processor synchronizing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02264352A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04184557A (en) * | 1990-11-20 | 1992-07-01 | Hitachi Ltd | Request contention generating system |
| JPH1145229A (en) * | 1997-05-30 | 1999-02-16 | Nec Corp | Stopping system for process of decentralized memory type multiprocessor system |
| JP2016501414A (en) * | 2012-12-06 | 2016-01-18 | コーヒレント・ロジックス・インコーポレーテッド | Processing system including synchronous instructions |
-
1989
- 1989-04-05 JP JP8484589A patent/JPH02264352A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04184557A (en) * | 1990-11-20 | 1992-07-01 | Hitachi Ltd | Request contention generating system |
| JPH1145229A (en) * | 1997-05-30 | 1999-02-16 | Nec Corp | Stopping system for process of decentralized memory type multiprocessor system |
| JP2016501414A (en) * | 2012-12-06 | 2016-01-18 | コーヒレント・ロジックス・インコーポレーテッド | Processing system including synchronous instructions |
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