JPH0318183A - 2画面テレビ - Google Patents
2画面テレビInfo
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- JPH0318183A JPH0318183A JP1152526A JP15252689A JPH0318183A JP H0318183 A JPH0318183 A JP H0318183A JP 1152526 A JP1152526 A JP 1152526A JP 15252689 A JP15252689 A JP 15252689A JP H0318183 A JPH0318183 A JP H0318183A
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- Studio Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【産業上の利用分野]
この発明は、親画面の所定位置に子画面を表示する2画
面テレビに関する。 [従来の技術] 2画面テレビの基本的構成は、日経エレクトロニクス1
980年4月14日号に記載ざれている。 すなわち、親画面用の映像信号と子画面用の映像信号の
時間差を吸収するための画像メモリを備え、子画面用の
映像信号をその間朋にしたがって画像メモリに書き込み
、親画面用の映像信号の同朋にしたがって読み出すこと
で、親画面の所定位置に子画面を表示するように構成さ
れる. このような構成の2画面テレビには、技術的に2つの問
題がある。これらの問題は、いずれも親画面用の映像信
号と子画面用の映像信号の信号位相が、一般的に一致し
ていないことにより発生する. 第1に、親画面用の映II信号と子画面用の映像信号の
インターレース間係が一致していない場合、上述した画
像メモリはフィールド単位で制御されるのが一般的であ
るから、表示される子画面のインターレース間係が反転
してしまうという問題(インターレースの不備の間H)
がある.このようにインターレース間係が反転すると、
子画面には激しいラインフリッカや2重像妨害等を発生
する. 第2に、親画面用の映像信号および子画面用の映像信号
の垂直同朋信号位相がある関係を満足していない場合、
上述したIiil像メモリより子画面用の映像信号の読
み出し途中で、その内容が次のフィールド情報に書き換
えられてしまい、子画面の上下に異なるフィールドの画
像が表示されてしまうという間a(境界問題)がある。 このように子画面の上下に異なるフィールドの画像が表
示されると、特に動画像のときlJ界線上の走査線がは
っきりi察され、見苦しい妨害となる.また、境界線の
上下でインターレース関係が反転するから、単に境界線
上の走査線が観察されるのみではなく、上述した第1の
問題も同時に発生する.つまり、境界線の上下のどちら
か一方でのみ正常な画像が得られ、他方ではラインフリ
ッカや2重像妨害等を発生する. これら2つの問題は、2画面テレビの画質を向上するた
めに解決しなければならない基本的な問題であり、従来
これらの問題の解決方法が提案されている. まず、第1の問題に関しては、親画面用の映像信号およ
び子画面用の映像信号の両方のフィールドを判定し、子
画面用の映(i信号のフィールド判定結果に基づいて、
子画面用の映像信号を画像メモリの定められた領域に書
き込み、一方、親画面用の映像信号のフィールド判定結
果に基づいて、適当な開始位相から子画面用の映像信号
を読み出し、これによって、親画面用の映像信号と子画
面用の映像信号のインターレース間係を一致させること
が提案されている(特公昭59−379 1 3号公報
参1), 次に、第2の問題に間しては、画像メモリを4つの領域
に分け、第1,第2フィールト用にそれぞれ2M域づつ
割り当て、同一領域内で読み書きを同時にしないように
制御する追い越し防止回路を設け、これによって、画像
メモリより子画面用の映像信号を読み出している途中で
、その内容が次のフィールド情報に書き換えられてしま
う、いわゆる追い越しを防止することが提案されている
(特開昭62−269482号公報参@).つまり、子
画面用の映像信号のフィールド判定結果に基づいて、こ
の子画面用の映像信号を画像メモリの定められた領域に
書き込む.一方、追い越し防止回路は、親画面用の映像
信号のフィールドを判定し、その判定結果と一致したフ
ィールド情報が書き込まれている2領域のうち、先に書
き込まれた方から子画面用の映像信号を読み出す.これ
により、画像メモリの各領域にはファーストイン・ファ
ーストアウトで読み書きされ、フィールト情報の読み書
きは読み出しが常に先行するので、上述したように追い
越しを防止できる.以上のように、第1および第2の問
題は個々には解決されている。また、第2の問題の解決
手法における追い越し防止回路に、第1の問題の解決手
法で示した親画面用の映像信号と子画面用の映像信号の
インターレース間係を一致させる制御機能を付加すれば
、2つの問題を同時に解決することができる。 [発明が解決しようとする課題] ところで、上述したようにして第1および第2の問題を
解決するものによれば、親画面用の映像信号および子画
面用の映像信号の両方のフィールトを判定する必要があ
り、フィールド判定手段が誤りなく動作する場合には、
上述したように第1および第2の問題を良好に解決する
ことができ、子画面の画質の劣化を防止することができ
る。 しかし、上述のような第1および第2の問題の解決手法
を用いても、例えば家庭用VTRからの再生映像信号に
よる子画面を表示しようとする場合には、ラインフリッ
カや2重像妨害が発生し、また境界問題も発生し、充分
な画質が得られないことがある。 この原因は、家庭用VTRの再生映像信号に対し、第1
および第2の問題の解決手法に使用されるフィールド判
定手段が誤動作することがあるためてある。 このように家庭用VTRの再生映像信号に対してフィー
ルド判定手段が誤動作するのは、里直同期信号付近にヘ
ッド切換えに起因するノイズが混入しているためである
。フィールド判定手段は、一般に水平同期信号と垂直同
期信号の位相を比較してフィールド順位を判定するもの
であるから、上述したように垂直同期信号付近にノイズ
が混入すると、フィールド判定動作を誤ることがある。 このような謂動1乍は、ピクチャーサーチやスロー再生
などの特殊再生時に、高い確率で生しる。 また、このような誤動作は、家庭用VTRの再生映像信
号に対してだけでなく、静止画フォトプレーヤやテレビ
ゲーム嶺からの映118号に対しても生じる。これらか
らの映像!信号に対して誤動作をするのは、上述したよ
うなノイズではなく、出力される映像信号自体がもとも
とインターレースしていないためである。 インターレースしていない映像信号に対するフィールド
判定手段の動作は、一般には全く定義できない.例えば
、第1、第2フィールドのいずれか一方の判定出力を出
し続けるか、あるいは、第1、第2フィールドの判定出
力を不規則に出力するか、全く不定である。このような
出力に対して、上述したような第1および第2の問題の
解決手法を用いるときには、問題解決が有勤になされる
場合と、そうでない場合が等しい確率で生じる。つまり
、問題解決が有効になされない場合がある。 ところで、ノイズによる該動作は、フィールド判定手段
の横出精度を向上させることで防止することができるが
、この検出精度の向上はインターレースしていない映像
信号に対する処理に矛盾する。また、誤動作したことを
別途検出し、それに基づき新たな制御を行なうことも考
えられるが、この誤動作の検出はフイールト判定精度を
向上させるよりも難しい技術であると考えられる。 また、インターレースしていない映像信号に対して、イ
ンターレースしていないというフィールド判定出力を得
ることも可能であるが、上述したような第1および第2
の問題解決のための手法をとのように制御するのが好ま
しいか不明である。 それは、この方法が、フィールド判定という状態検出手
段側の技術的問題を被制御測の変更でカバーしようとす
る矛盾を含んだ方法だからである。 このようにフィールド判定手段の誤動作を考慮にいれる
と、上述したような第1および第2の問題の解決手法に
は限界がある。すなわち、子画面用の映像信号としてフ
ィールド判定手段が誤動作するような映像信号が供給さ
れるとき、子画面の画質劣化を生じるおそれがある. そこで、この発明では、子画面用の映像信号がどのよう
なものであっても、子画面の画質劣化を防止できるよう
にしたものである. [課題を解決するための手段] 第1の発明に係る2画面テレビは、第1の映像信号によ
る親画面の所定位置に第2の映像信号による子画面を表
示するものであって、第2の映像信号の書き込み、読み
出しが行なわれると共に、この書き込み、読み出しを非
同期で制御できるフレームメモリと、フレームメモリに
第2の映11信号がノンインターレース状に書き込まれ
るように第2の映像信号を間引く間引き手段と、フレー
ムメモリに書き込まれている第2の映像信号を書き込み
時より高速のクロックを用いて読み出して時間軸圧縮を
する時間軸圧縮手段と、第1の映像信号に対してフィー
ルドの判定をするフィールド判定手段と、このフィール
ド判定手段の判定結果に基づき、第2の映像信号が第1
の映像信号に対して正しいインターレース順位となるよ
うに、フレームメモリより第2の映1118号をノンイ
ンターレース状態からインターレース変換をしながら読
み出すように制帥する読み出し制御手段とを備えるもの
である。 第2の発明に係る2画面テレビは、第1の映像信号によ
る親画面の所定位置に第2の映II信号による子画面を
表示するものであって、第2の映像信号の書き込み、読
み出しが行なわれると共に、この書き込み、読み出しを
非同期で制御できるフレームメモリと、このフレームメ
モリに第2の映像信号がノンインターレース状に書き込
まれるように第2の映像信号を間引く間引き手段と、フ
レームメモリに書き込まれている第2の映{l信号を書
き込み時より高速のクロックを用いて読み出して時間軸
圧縮をする時間軸圧縮手段と、フレームメモリより1フ
ィールド分の読み出しが完了するまで当該フィールドの
書き込みを行なわないように制御する書き込み制御手段
とを備えるものであ第3の発明に係る2画面テレビは、
第1の映像信号による親画面の所定位置に第2の映(i
信号による子画面を表示するものであって、第2の映像
信号の書き込み、読み出しが{テなわれると共に、この
書き込み、読み出しを非同期で制御できるフレームメモ
リと、このフレームメモリに第2の映像信号がノンイン
ターレース状に書き込まれるように第2の映像信号を間
引く間引き本段と、フレームメモリに書き込まれている
第2の映像信号を書き込み時より高速のクロックを用い
て読み出して時間軸圧縮をする時間軸圧縮手段と、第1
の映1118号に対してフィールドの判定をするフィー
ルド判定手段と、このフィールド判定手段の判定結果に
基づき、第2の映像信号が第1の映像信号に刻して正し
いインターレース順位となるように、フレームメモリよ
り第2の映it+=号をノンインターレース状態からイ
ンターレース変換をしながら読み出すように制御する読
み出し制御手段と、フレームメモリより1フィールド分
の読み出しか完了するまで当該フィールドの書き込みを
行なわないように制御する書き込み制御手段とを備える
ものである。 [作 用] 上述構成においては、フレームメモリ7に子画面用の映
像信号が、常にノンインターレース状に書き込まれる。 つまり、子画面用の映像信号はインターレースしている
か否かに拘らず、フレームメモリ7にはノンインターレ
ース状に書き込まれる。これにより、子画面用の映像信
号はフレームメモリ7の第1、第2フィールドのどちら
のフィールド部分に書き込んでもよく、子画面用の映像
信号に対するフィールド判定手段は不要となる.この状
態で、親画面用の映像信号に対してフィールド判定を行
ない、その判定結果に基づいて、子画面用の映像信号が
親画面用の映像信号に対して正しいインターレース順位
となるように、フレームメモリ7より子画面用の映像信
号がノンインターレース状態からインターレース変換を
しながら読み出されることにより、親画面用の映儂信号
と子画面用の映像信号のインターレース関係は常に一致
し、子画面にラインフリッカや2重儂妨害等が発生する
ことはない. また、上述構成においては、フレームメモリ7より1フ
ィールド分の読み出しが完了するまで当該フィールド部
分への書き込みは行なわれず、もしその必要が生じたら
、他のフィールド部分に書き込まれるようにしたことに
より、フレームメモ’J 7からの子画面用の映(l信
号の読み出し途中で、その内容が次のフィールト情報に
書き換えられてしまい、子画面の上下に異なるフィール
ドの画像が表示されるという境界問題が発生することは
ない。 つまり、フレームメモリに書き込まれる信号は、常にノ
ンインターレース状となるように制御されるので、フレ
ームメモリの書き込みフィールドと子画面用の映像信号
のフィールドを必ずしも一致させる必要がなく、したが
って、境界問題のみを考慮して、書き込みフィールドを
切換える操作を行なうことが可能となる。 [実 施 例] 以下、第1図を参熊しながら、この発明の一実施例につ
いて説明する。 同図において、人力端子1には親画面用の映像信号Sv
II+、例えばテレビチューナからのNTSC方式の映
像信号が供給される。この映像信号SVmは切換スイッ
チ2のm側の固定端子に供給される。 また、人力端子3には子画面用の映像信号SvS,例え
ばVTRからの再生映像信号が供給される。この映像信
号SVsはA/D変換器4でディジタル信号に変換され
たのち間引き回路5に供給される。この間引き回路5の
動作は間引き制御回路6によって制御される。 そして、間引き回路5の出力信号は、例えばRAMで構
成されるフレームメモリ7に書き込み信号として供給さ
れる。このフレームメモリ7における書き込み動作は、
書き込み制御回路8によって制御される。 また、人力端子3に供給される映像信号SVsは同期分
離回路9に供給され、この分離回路9で分離される垂直
同朋信号WVDおよび水平同期信号WHDは間引き制御
回lla6、書き込み制御回路8に供給される. また、10は、例えばPLL回路をもって構成される書
き込みクロック発生回路であり、この発生回路10より
出力されるクロックWCKはA/D変換器4、間引き回
路5、間引き制御回路6に供給される。このクロックW
CKの周波数は、映Il!信号SVsのカラーバースト
信号の周波数fscもしくは水平同期信号WHDの周波
数fwhの!!数倍とされる。例えば、3fsc、4
f sc、910fwhとされる。 上述した間引き回路5ては、親画面に対する子画面の表
示面積比に応じて垂直方向および水平方向のサンプルレ
ートの低減が行なわれる。この場合、垂直方向に関して
は走査線が間引かれると共に、水平方向に間してはサン
プリングされた画素信号が間引かれる.なお、サンプル
レートを低減する際には、予め低減したレートに応じた
ローパスフィルタが挿入され、ナイキスト周波数以上の
信号成分が存在しないようにされる. ところで、第2図Aはインターレース信号の各フィール
ドfl. f2. ・・・ことの走査線位置を示し
ている。同図において、 「○」印は走査線を表してお
り、フィールトごとにその位置が垂直方向に1ライン分
ずれている。また、第2図Bはノンインターレース信号
の各フィールト′ごとの走査線位置を示している。同図
において、 「○」印、「×j印は走査線を表しており
、 「○」印はインターレース信号に対応した走査線で
あり、 「×」印はインターレース信号から補間された
走査線であり、すべてのフィールドで同じ位置に走査線
が存在する。 なお、第2図において、横軸はフィールト周期を単位と
した時間方向を、縦軸は走査線間隔を単位とした垂直方
向を示している。 間引き回15では、上述したサンプルレートの低減処理
の他に、走査線信号を補間してノンインターレース信号
の形成処理が行なわれる。 次に、サンプルレートの低減処理およびノンインターレ
ース信号の形成処理について詳細に説明する。ここでは
、子画面の表示面積比がl/4.1/9.1/16の場
合を例にとって説明する。 まず、垂直方向のサンプルレートの低減処理およびノン
インターレース信号の形成処理について説明する。 表示面積比が174の場合について説明する。 映像信号SVsの1フィールトのライン数を、便宜上Q
n本とすると、フレームメモリ7に書き込まれるべきノ
ンインターレース信号の1フィールドのライン数は、 Qn÷2x2=Rn [本] となる。ここで、 「÷2」は表示面積比が1/4であ
るので、子画面の垂直方向の画面高が1/2となること
を、 「×2』はノンインターレース化によってライン
数が2倍となること表している。 このように、フレームメモリ7に書き込まれるべきlフ
ィールドのライン数は、映像信号SVsの1フィールド
のライン数と等しくなるので、″次のようにノンインタ
ーレース化される。 映像信号SVsの1フレームのライン数が偶数本である
ときには、映像信号SVs自体がノンインターレース信
号であると考えられるから、映像信号SVsのいずれの
フィールトの走査線信号も、そのままノンインターレー
ス信号の各フィールドの走査線信号に割り当てられる。 また、映+1信号SVsの1フレームのライン数が2n
千1本(nは正の整数)で奇数本であるときには、垂直
同期信号WVDを1/2分周して得られるフレームパル
スを基準に、各フレーム肋間で、以下の処理が行なわれ
る。 つまり、映像信号SVsの最初のn本の走査線信号がノ
ンインターレース信号の一方のフィールドの走査線信号
にそのまま割り当てられる。続いて、映像信号SVsの
残りn+1本の走査線信号が利用されて、上述したn本
の走査線と同し位置に走査線が存在するように補間走査
線信号が形成され、この補間走査線信号がノンインター
レース信号の他方のフィールドの走査線信号に割り当て
られる. 第3図Aは映像信号SVsを示しており、 「○」印は
走査線である。また、同図Bはフレームメモリ7に書き
込まれるノンインターレース1言号であり、 「×」印
は補間走査線信号による走査線てある。 補間走査&!信号は、例えば上下のラインの相加平均処
理によって形成される。つまり、フレームパルスを基準
に残りのn+1本のラインでは、第4図Aに実線で囲ん
で示したように2走査線が繍み合わせられてそれぞれ1
/2の割合で加算され、これにより補間走査線信号が形
成される。 第4図Bは、以上のようにして形成されるノンインター
レース信号を示している。この場合、各走査線の垂直方
向の位置を同図Aに揃えて書くことで、各走査線の位置
が、映1象信号SVsではどの位置に対応するかを分か
り易くしている。 つまり、ノンインターレース信号のQ1の走査線は映像
信号SVsのQIの位置に、ノンインターレース信号の
92の走査線は映像信号SVsの23の位置に、以下同
様の位置に対応するように演算処理がされてノンインタ
ーレース信号が形成される。 ところで、上述したようにフレームパルスを基準として
いるが、フレームパルスの位相が反転する場合には、第
5図Aに示すように、補間走査線信号の形成処理が行な
われ、同図Bに示すように、ノンインターレース信号が
形成される。この場合、ノンインターレース信号の91
の走査線は映像信号SVsのQ2の位置に、ノンインタ
ーレース信号のQ2の走査線は映像信号SVsのQ4の
位置に、以下同隔の位置に対応するようになり、第4図
例の場合に比べて1ライン分ずつずれるが、各フィール
ドごとの走査線位置は一定しており、同様にノンインタ
ーレース信号が形成される. なお、第3図〜第5図では、映像信号SVsの1フレー
ムのライン数を11本として説明したが、一般に奇数本
の場合には同様にしてノンインターレース信号が形成さ
れる。 第6図は、上述した処理をするための間引き回路5およ
び間引き制御回路6の具体構成ffl+を示すものであ
る。 同図において、A/D変換器4からの映像信号SVsは
切換スイッチ51vのa側の固定端子に供給される。ま
た、この映像信号SVsは直接加算器32vに供給され
ると共に、1水平朋間の遅延時間を有する遅延素子を構
成するラインメモリ53vを介して加算器1152vに
供給される。加算器52vでは2つの信号がそれぞれ1
/2の割合で加算され、その出力信号は補間走査線信号
として切換スイッチ51vのby4の固定端子に供給さ
れる。 また、同期分離回路9からの垂直同期信号WVDは、例
えばTフリップフロップ、ゲート回路等で構成されるフ
レーム順位回路6lに供給される.このフレーム順位回
路61ては、垂直同期信号WVDを172に分周してフ
レームパルスWFPが形成されると共に、このフレーム
パルスWFPが存在するフィールドであるかどうかを示
す信号SFPが形成される。 フレーム順位回路6lからのフレームパルスWFPは、
例えばカウンタを用いて構成されるライン数計数回路6
2に供給ざれると共に、この計数回路62には同門分離
回路9からの水平同期信号W H Dが供給されて、l
フレームのライン数が計数される。そして、この計数回
路62からの1フレームのライン数データはステータス
判定回路63に供給され、lフレームのライン数が偶数
か奇数かが判定される。 またフレームlII位回路61からのフレームパルスW
FPは、例えばカウンタで構成されるラインタイミング
表示回路64に供給されると共に、このタイミング表示
回路64には同門分離回路9からの水平同期信号WHD
が供給される。そして、このタイミング表示回路64で
は、現在のラインがフレームパルスWFPから数えて何
木目であるかが計数される。 上連したフレーム順位回路6lからの信号SFP、ステ
ータス判定回路63からの判定信号およびタイミング表
示回路64からの計数データは、間引き回路5の切換ス
イッチ51vに切り換え制御信号として供給される。 すなわち、切換スイッチ51vは、lフレームのライン
数が偶数であるときには、a (RI1に接続されたま
まとされる。一方、 lフレームのライン数が奇数であ
るときには、フレームパルスからnラインまでの期間は
aIIIIIに接続され、残りのn+1ラインの期間は
b IIIに接続される。 これにより、切換スイッチ51vからは、表示面積比が
1/4の場合のノンインターレース信号が出力され、こ
のノンインターレース信号はフレームメモリ7に供給さ
れる。 また、間引き制御回路6において、フレーム順位回路6
lからの信号SFP、ステータス判定回路63からの判
定信号およびタイミング表示回路64からの計数データ
は、ラインアトレス制御回路65に供給される。そして
、このラインアドレス制御回路65より書き込み制御回
路8には、ラインアドレスのインクリメント信号INC
が供給される.なお、このインクリメント信号INCは
、後述するようにフレームメモリ7に書き込みイネープ
ル信号WEとしても供給される。 次に、表示面積比が1/9の場合について説明する. 映像信号SVsの1フィールドのライン数を、便宜上9
0本とすると、フレームメモリ7に書き込まれるべきノ
ンインターレース信号の1フィールドのライン数は、 2n÷3X2=2 Qn /3 [本]となる.ここで
、 「÷3」は表示面積比が1/9であるので、子画面
の垂直方向の画面高が1/3となることを、 「×2」
はノンインターレース化によって走査線数が2倍となる
ことを表している。 このように、フレームメモリ7に書き込まれるべき1フ
ィールドのライン数は、映mfN号SVsの1フィール
ドのライン数の2/3となるので、映像信号SVsの1
フレームのライン数に応じて、次のようにノンインター
レース化される。 映像信号SVsの1フレームのライン数が偶数本(例え
ば526木、626本など〉であるときには、映像信号
SVs自体がノンインターレース信号であると考えられ
る。この場合は、映像ilN号SVsの各フィールドご
とに、3 n + Or 3 11 +1,3n+2
@目の走査線信号から2本分の走査線信号が形成され、
これがノンインターレース信号の各フィールドの走査線
信号に割り当てられる。 例えば、3ラインごとに、以下の制御が繰り返されて形
成される。 第3n+0@目のラインでは、現在の走査線信号および
1ライン前の走査線信号が、それぞれ1/2の割合で加
算されてノンインターレース信号の走査線信号が形成さ
れる。 第30千1番目のラインでは、ノンインターレース信号
の走査線信号は形成されない。 第30+2番目のラインでは、現在の走!.線信号、l
ライン前の走査線信号および2ライン前の走査線信号が
、それぞれ1/4、1/2および1/4の割合で加算さ
れてノンインターレース信号の走査線信号が形成される
。 また、映像信号SVsの1フレームのライン数が6k+
3本(kは正の整数であり、例えば525本、627本
、 1125本なと)である場合には、垂直同期信号W
VDを1/2分周して得られるフレームパルスを基準に
して、各フレーム朋間で3ラインことに制御が繰り返さ
れてノンインターレース信号の走査線信号が形成される
。 第7図Aは映像信号SVsを示しており、 「○」印は
走査線である。また、同図Bはフレームメモリ7に書き
込まれるノンインターレース信号を示しており、 「×
」印は走査線である。この壜合、ノンインターレース信
号の各走査線信号は、すべて映像信号SVsの複数の走
査線信号より演算されて形成される. 例えば、各フレーム朋間で3ラインごとに、以下の制御
が繰り返される。 すなわち、フレームパルスから3n+0(0.3,6,
・・・)番目のラインでは、第8図Aに破線で囲んで示
した現在の走査線信号および1ライン前の走査線信号が
、それぞれ1/2の割合で加算されてノンインターレー
ス信号の走査線信号が形成される。 また、3n+1 (1, 4, 7, ・−
・)番目のラインでは、ノンインターレース{言号の走
lE線信号は形成されない。 また、3n+2 (2. 5. 8. ・・・)
番目のラインては、第8図Aに実線で囲んで示した現在
の走査線信号、 1ライン前の走査&I信号および2ラ
イン前の走査線信号が、それぞれ!/4、l/2および
1/4の割合で加算されてノンインターレース信号の走
査線信号が形成される。 なお、第8図Aにおいて、 「■Cx=0〜14)」は
走査線である。 また、第8図Bは以上の制御が繰り屯されて形威された
ノンインターレース信号を示しており、「×」印は走査
線である。この場合、各走査線の垂直方向の位置を同図
Aに揃えて書くことで、各走査線の位置が映像信号SV
sてはとの位置に対応するかを分かり易くシている。 つまり、ノンインターレース信号の21の走査線は映像
信号SVsのQ2の位置に、ノンインターレース信号の
22の走査線は映像信号SVsの113’の位置に、以
下同様の位置に対応するように演算処理がされてノンイ
ンターレース1言号が形成される。 ところで、上述したようにフレームパルスを基準として
いるが、フレームパルスの位相が反転する場合には、第
9図Aに示すように処理が行なわれ、同図Bに示すよう
に、ノンインターレース信号が形成される。この場合、
ノンインターレース信号のillの走査線は、映像信号
SVsのil1の位置に、ノンインターレース信号の9
2の走査線は、映像信号SVsの92’の位置に、以下
同様の位置に対応するようになり、第8図例の場合に比
べて2ライン分ずつずれるが、各フィールドごとの走査
線位置は一定しており、同様にノンインターレース信号
が形成される. なお、第7図〜第9図では映1118号SVsの走査線
数を15本として説明したが、例えば525木、627
本、1125本など、一般に走査線数が6k+3本の場
合には同様にしてノンインターレース信号が形成される
。 また、映像信号SVsの1フレームのライン数が6k+
1本(kは正の整数であり、例えば523本、625本
など)である場合には、3ラインごとに制御が繰り返さ
れてノンインターレース信号の走査線信号が形成される
.この場合、垂直同期信号WVDを1/2分周して得ら
れるフレームパルスが存在するフィールドと存在しない
フィールドでは、その制御が異なるようにされる。 第10図Aは映像信号SVsを示しており、 「○」印
は走査線である。また、同図Bはフレームメモリ7に書
き込まれるノンインターレース信号を示しており、 「
×」印は走査線である。この場合、ノンインターレース
信号の各走査線信号は、すべて映像信号SVsの複数の
走査線信号より演算されて形成される. 例えば、フレームパルスが存在するフィールドと存在し
ないフィールドでは、3ラインごとに、それぞれ以下の
制御が繰り返される。 すなわち、第11図Aにおいて、フィールドf1にフレ
ームパルスが存在したとすると、このフィールF’ f
Iでは、フレームパルスから30+0(0, 3.
6. ・・◆)番目のラインでは、第ll図Aに
実線て囲んて示した現在の走査線信号、lライン前の走
査線信号および2ライン前の走査線信号が、それぞれ1
/4、 1/2およU1/4の割合で加算されてノンイ
ンターレース信号の走査線信号が形成される。 また、3n+1 (1. 4. 7. ・・・
)番目のラインでは、ノンインターレース信号の走査線
信号は形成されない。 また、311+2 (2. 5. EL ・・・
)番目のラインでは、第11図Aに破線で囲んで示した
lライン前の走査線信号および2ライン前の走査線信号
が、それぞれ1/2の割合で加算されてノンインターレ
ース信号の走査線信号が形成される.また、フレームパ
ルスが存在しないフィールドf2ては、フレームパルス
から3n+0(12.15.1B. ・・・)番目の
ラインでは、第11図Aに破線で囲んで示した現在の走
査線f8号および1ライン前の走査線信号が、それぞれ
!/2の割合で加算されてノンインターレース信号の走
査線信号が形成される。 また、 3n+1 (13. 16. 19.
− − −’)番目のラインでは、ノンインタ
ーレース1言号の走査線信号は形成されない。 また、 3n+2 (1 1, 14. 1
7. ・ ・ ・)番目のラインでは、第11図Aに
実線で囲んで示した現在の走査線信号、lライン前の走
査線1言号および2ライン前の走査線信号が、それぞれ
l/4、1/2および1/4の割合で加算されてノンイ
ンターレース信号の走査線信号が形成される.なお、第
11図Aにおいて、 「■(x=O〜l8)」は走査線
である。 まk、第11図Bは以上の制御が繰り返されて形成され
たノンインターレース信号を示しており、「×』印は走
査線である。この場合、各走査線の蚕直方向の位置を同
図Aに揃えて書くことで、各走査線の位置が映像信号S
Vsではどの位置に対応するかを分かり易くしている。 つまり、ノンインターレース信号のQ1の走査線は映像
信号SVsの21′の位置に、ノンインターレース信号
の92の走査線は映tI18号SVsの93の位置に、
以下同様の位置に対応するように演算処理がされてノン
インターレース信号が形成される。 なお、以上の説明では、フレームパルスが存在するフィ
ーノレドの3n+1番目のラインでは、ノンインターレ
ース信号の走査線信号は形成ざれず、3n+2i1目の
ラインで、1ライン前の走査線信号および2ライン前の
走査線信号よりノンインターレース信号の走査線信号を
形成するようにしているが、これは次のようにしてもよ
い。すなわち、3n+II目のラインで、現在の走査線
1言号および1ライン前の走査線信号よりノンインター
レース信号の走査線信号を形成し、3n千2番目のライ
ンでは、ノンインターレース信号の走査線信号を形成し
ないようにしてもよい。 ところで、フレームパルスの位相が反転する場合には、
第12図Aに示す処理が行なわれ、同図Bに示すように
、ノンインターレース信号が形成される.この場合、ノ
ンインターレース1言号の91の走査線は、映像信号S
VsのQ2の位置に、ノンインターレース信号のQ2の
走査線は、映像信号SVsの23’の位置に、以下同様
の位置に対応するようになり、第11図例の場合に比べ
て1ライン分ずつずれるが、各フィールドごとの走査線
位置は一定しており、同様にノンインターレース信号が
形成される。 なお、第10図〜第12図では映像信号SVsの走査線
数を19本として説明したが、例えば523本、625
本など、一般に走査線数が6k+1本の場合には同様に
してノンインターレース信号が形成される。 また、映像信号SVSの1フレームのライン数が6k+
5本(kは正の整数であり、例えば527本、623本
など〉である場合には、3ラインことに制御が繰り返さ
れてノンインターレース信号の走査線信号が形成される
。1フレームのライン数が6k+1本の場合と同様に、
垂直同l!I1信号WVDを1/2分周して得られるフ
レームパルスが存在するフィールドと存在しないフィー
ルトでは、その制御が異なるようにされる。 第13図Aは映像信号SvSを示しており、 「O」印
は走査線である。また、同図Bはフレームメモリ7に書
き込まれるノンインターレース信号を示しており、 「
×」印は走査線である.この場合、ノンインターレース
信号の各走査線信号は、すべて映像信号SvSの複数の
走査線信号より演算されて形成される. 例えば、フレームパルスが存在するフィールドと存在し
ないフィールドでは、3ラインごとに、それぞれ以下の
制御が繰り返される。 すなわち、第14図Aにおいて、フィールドf1にフレ
ームパルスが存在したとすると、このフィールドf1で
は、フレームパルスから3n+0(0,3,6,・・・
)番目のラインでは、第14図Aに実線で囲んで示した
現在の走査線信号およびlライン前の走査線信号が、そ
れぞれ1/2の割合で加算されてノンインターレース信
号の走査線信号が形成される。 また、3n+1 (1. 4, 7. ・・・
)8目のラインでは、ノンインターレース信号の走査線
信号は形成されない. また、3n+2 (2. 5. 8. ・・・)
番目のラインでは、第14図Aに破線で囲んで示した現
在の走査&lB信号、lライン前の走査線信号および2
ライン前の走査線信号が、それぞれ1/4.1/2およ
び1/4の割合で加算されてノンインターレース信号の
走査線信号が形成される。 また、フレームパルスが存在しないフィールドf2では
、フレームパルスから3n+O(9. 12.1 5
. ・・●)@目のラインでは、第14図Aに破線で
囲んで示した現在の走査線信号、lライン前の走査線信
号および2ライン前の走査線信号が、それぞれ3/4.
1/2および】/4の割合で加算されてノンインターレ
ース信号の走査線信号が形成される。 また、 3n+1 (10. 13. 16.
◆ 管 ・)番目のラインては、ノンインターレース
信号の走査線信号は形成ざれない。 ?k、3n+2 (1 1,. 14. ・・・)番
目のラインでは、第14図Aに実線で囲んで示したlラ
イン前の走査線信号および2ライン前の走査線信号が、
それぞれ1/2の割合で加算されてノンインターレース
信号の走査線信号が形成される。 なお、第14図Aにおいて、 「■(x=0〜l6)」
は走査線である。 また、第14図Bは以上の制御が繰り返されて形成され
たノンインターレース信号を示しており、「×」印は走
査線である。この場合、各走査線の垂直方向の位置を同
図Aに揃えて書くことで、各走査線の位置が映像信号S
vSではとの位置に対応するかを分かり易くしている。 つまり、ノンインターレース信号の2!の走査線は映像
信号SVSのQ2の位置に■、ノンインターレース信号
の22の走査線は映像信号SvSの93’の位置に、以
下同様の位置に対応するように演算処理がされてノンイ
ンターレース信号が形成される.なお、以上の説明では
、フレームパルスが存在しないフィーノレドの3n+1
番目のラインでは、ノンインターレース信号の走査線信
号は形成されず、3n+2番目のラインで、1ライン前
の走査線信号および2ライン前の走査線信号よりノンイ
ンターレース信号の走査線信号を形成するようにしてい
るが、これは次のようにしてもよい。すなわち、3n+
1@目のラインで、現在の走査線信号およびlライン前
の走査線信号よりノンインターレース信号の走査線信号
を形成し、3n+28目のラインでは、ノンインターレ
ース信号の走査線信号を形成しないようにしてもよい。 ところで、フレームパルスの位相が反転する場合には、
第15図Aに示す処理が行なわれ、同図Bに示すように
、ノンインターレース信号が形威される。この場合、ノ
ンインターレース信号の21の走査線は映像信号SvS
の92′の位置に、ノンインターレース信号のQ2の走
査線は映像信号SvSのQ4の位置に、以下同様の位置
に対応するようになり、第14図例の場合に比べてlラ
イン分ずつずれるが、各フィールドごとの走査線位置は
一定しており、同様にノンインターレース信号が形成さ
れる。 なお、第13図〜第15図では映像信号sVsの走査線
数を17木として説明したが、例えば527本、623
木など、一般に走査線数が6k+5木の場合にζま同様
にしてノンインターレーヌ18号が形或される, 第16図は、上述したように表示面積が1/9のときの
処理をするための間引き回路5および間引き制御回路6
の具体構成例を示すものである。 同図において、A/D変換器4からの映vj!信号SV
sは1水平期間の遅延時間を有する遅延素子を構成する
ラインメモリ54vおよび55vの直列回路に供給され
る。そして、ラインメモリ54Vおよびδ5vの出力信
号は加W.器58vに供給ざれて、それぞれ1/2の割
合で加算されたのち切換スイッチ57vのc IRlの
固定端子に供給される。また、A/D変換器4からの映
{1信号SVs、ラインメモリ54vの出力信号および
ラインメモリ55vの出力信号は加算658vに供給ざ
れて、それぞれ1/4、1/2およびl/4の割合で加
算されたのち切換スイッチ57vのb IIIの固定端
子に供給される。さらに、A/D変換器4からの映tt
+=号SVsおよびラインメモリ54vの出力信号は
加算器59vに供給されて、それぞれl/2の割合で加
算されたのち切換スイッチ57vの&銅の固定端子に供
給される。 また、間引き制御回路6のステータス判定回路63では
、走査線数が、偶数、6 k + 1本、6k+3本お
よび6k+5本のいずれに該当するか判定ざれる。すな
わち、ライン数計数回路62からの1フレームのライン
数データよりライン数が偶数であるか判断されると共に
、奇数の場合には6で割った余りが求められる。このス
テータス判定回#i63はハードウエアでも構成できる
が、ROMを用いれば簡単に構成できる. ここで用いるROMの容量は、通常の走査線本数が52
5本程度とすると、次のように2Kビッ1・どなる。す
なわち、ROMのアドレスにライン数データを供給する
とlOビット必要である。また、ステータスは全部で4
通りであるから2ビットで表現できる。したがって、 21@X2=2Kビット である。 また、間引き制御回路6のラインタイミング表示回路6
4では、現在のラインがフレームパルスWFPまたは垂
直同期信号WVDより何ライン目であるかが計数され、
その値を3で割った余りが出力される。その他は第6図
例と同様に構成される。 そして、フレーム順位回路6lからの信号SFP、ステ
ータス判定回路63からの判定信号およびタイミング表
示回路64からの出力信号は、間引き回路5の切換スイ
ッチ57vに供給される共にラインアドレス制御回路6
5に供給され、切換スイッチ57vの切り換え制御およ
びフレームメモリ7への書き込みが制御される。 すなわち、lフレームの走査線数がIII数であるとき
には、以下のように制御される。各フィールドの3n+
0番目のラインでは切換スイッチ67VはalPlに接
続されると共に、ラインアドレス制御回路65よりイン
クリメント信号INCが出力されて切換スイッチ57v
の出力信号がフレームメモリ7に書き込まれ、3n+1
番目のラインでは切換スイッチ57vは不定とされると
共に、ラインアドレス制御回路65よりインクリメント
信号■NCは出力されず書き込みが禁止され、3n千2
番目のラインでは切換スイッチ57vはb則に接続され
ると共に、ラインアトレス制御回路65よりインクリメ
ント信号INCが出力されて切換スイッチ57vの出力
信号がフレームメモリ7に書き込まれる。 また、1フレームの走査線数が6k+1本であるときに
は、以下のように制御される。フレームパルスの存在す
るフィールドであって、フレームパルスから3n+O番
目のラインでは切換スイッチ57vはb IIに接続さ
れると共に、ラインアドレス制御回路65よりインクリ
メント信号が出力されて切換スイッチ57vの出力信号
がフレームメモリ7に書き込まれ、フレームパルスから
30千1番目のラインでは切換スイッチ57vは不定と
されると共に、ラインアドレス制御回路65よリインク
リメント信号INCは出力されずフレームメモリ7への
書き込みが禁止され、3n千2番目のラインでは切換ス
イッチ57vはc9[1に接続されると共に、ラインア
ドレス制御回路65よりインクリメント信号INCが出
力されて切換スイッチ57vの出力信号がフレームメモ
リ7に書き込まれる。一方、フレームパルスが存在しな
いフィールドであって、フレームパルスから3n千0番
目のラインでは切換スイッチ57vはaII1に接続さ
れると共に、ラインアドレス制御回路65よリインクリ
メント信号INCが出力されて切換スイッチ57vの出
力信号がフレームメモリ7に書き込まれ、フレームパル
スから3n+1g目のラインでは切換スイッチ57v不
定とされると共に、ラインアドレス制御回路65よりイ
ンクリメント信号INCは出力されずフレームメモリ7
への書き込みが禁止され、3n千2番目のラインでは切
換スイッチ57vはb lul+に接続されると共に、
ラインアドレスiIiIJ!11回路65よりインクリ
メント信号INCが出力されて切換スイッチ57vの出
力信号がフレームメモリ7に書き込まれる。 なお、フレームパルスの存在するフィールドでは、つぎ
のように制御されるようにしてもよい。 すなわち、フレームパルスから3n+O@目のラインで
は切換スイッチ57vはb IRI+に接続されると共
に、ラインアドレス制御回路65よりインクリメン}
IN号が出力されて切換スイッチ57vの出力信号がフ
レームメモリ7に書き込まれ、フレームパルスから3n
千1番目のラインでは切換スイッチ57vはa (Il
lに接続されると共に、ラインアドレス制御回路65よ
りインクリメント信号■NCが出力されて切換スイッチ
57vの出力信号がフレームメモリ7に書き込まれ、フ
レームパルスから3n千2番目のラインでは切換スイッ
チ57vは不定とされると共に、ラインアドレス制御回
路65よりインクリ7メント信号INcは出力されずフ
レームメモリ7への書き込みが禁止される。 また、1フレームの走査線数が6 k + 3本である
ときには、以下のように制御される。フレームパルスか
ら3n+0@目のラインでは切1負スイッチ57vはa
91に接続されると共に、ラインアドレス制御回路6
5よりインクリメント信号INCが出力されて切換スイ
ッチδ7vの出力信号がフレームメモリ7に書き込まれ
、フレームパルスから30+1番目のラインでは切換ス
イッチ57vは不定とされると共に、ラインアドレス制
御回路65よりインクリメント18号INCは出力され
ずフレームメモリ7への書き込みが禁止され、3n+2
番目のラインでは切換スイッチ57vはb側に接続され
ると共に、ラインアトレス制御回路65よりインクリメ
ント信号INCが出力されて切換スイッチ57vの出力
信号がフレームメモリ7に書き込まれる。 また、Iフレームの走査線が6k+5本であるときには
、以下のように制御される。フレームパルスの存在する
フィルードであって、フレームパルスから3n+0番目
のラインでは切換スイッチ57vはa側に接続ざれると
共に、ラインアドレス制御回路65よりインクリメント
信号が出力されて切換スイッチ57vの出力1言号がフ
レームメモリ7に書き込まれ、フレームパルスから3n
+1番目のラインでは切換スイッチ57vは不定とされ
ると共に、ラインアドレス制御回路65よりインクリメ
ント信号INCは出力されずフレームメモリ7への書き
込みが禁止され、3n+29目のラインでは切換スイッ
チ57vはb側に接続されると共に、ラインアド゛レス
制御回′#I65よりインクリメント信号INCが出力
されて切換スイッチ57vの出力信号がフレームメモリ
7に書き込まれる.一方、フレームパルスが存在しない
フィールドであって、フレームパルスから30千0番目
のラインでは切換スイッチ57vはb側に接続されると
共に、ラインアトレス制御回路65よりインクリメント
1言号INCが出力されて切換スイッチ57vの出力信
号がフレームメモリ7に書き込まれ、フレームパルスか
ら3n+1@目のラインでは切換スイッチ57vは不定
とされると共に、ラインアドレス制御回路65よりイン
クリメント信号INCは出力されずフレームメモリ7へ
の書き込みが禁止され、3n+2番目のラインでは切換
スイッチ57vはc (Illに接続されると共に、ラ
インアドレス制御回路65よりインクリメント信号IN
cが出力されて切換スイッチ57vの出力18号がフレ
ームメモリ7に書き込まれる。 なお、フレームパルスの存在しないフィールドでは、次
のように制御されるようにしてもよい。 すなわち、フレームパルスから3n+O@目のラインで
は切換スイッチ57vはbglI1に接続されると共に
、ラインアドレス制御回路65よりインクリメント信号
lNCが出力されて切換スイッチ67vの出力信号がフ
レームメモリ7に書き込まれ、フレームバノレスから3
n+1g目のラインでは切換スイッチ57vはaOl1
に接続されると共に、ラインアドレス制御回路65より
インクリメント信号
面テレビに関する。 [従来の技術] 2画面テレビの基本的構成は、日経エレクトロニクス1
980年4月14日号に記載ざれている。 すなわち、親画面用の映像信号と子画面用の映像信号の
時間差を吸収するための画像メモリを備え、子画面用の
映像信号をその間朋にしたがって画像メモリに書き込み
、親画面用の映像信号の同朋にしたがって読み出すこと
で、親画面の所定位置に子画面を表示するように構成さ
れる. このような構成の2画面テレビには、技術的に2つの問
題がある。これらの問題は、いずれも親画面用の映像信
号と子画面用の映像信号の信号位相が、一般的に一致し
ていないことにより発生する. 第1に、親画面用の映II信号と子画面用の映像信号の
インターレース間係が一致していない場合、上述した画
像メモリはフィールド単位で制御されるのが一般的であ
るから、表示される子画面のインターレース間係が反転
してしまうという問題(インターレースの不備の間H)
がある.このようにインターレース間係が反転すると、
子画面には激しいラインフリッカや2重像妨害等を発生
する. 第2に、親画面用の映像信号および子画面用の映像信号
の垂直同朋信号位相がある関係を満足していない場合、
上述したIiil像メモリより子画面用の映像信号の読
み出し途中で、その内容が次のフィールド情報に書き換
えられてしまい、子画面の上下に異なるフィールドの画
像が表示されてしまうという間a(境界問題)がある。 このように子画面の上下に異なるフィールドの画像が表
示されると、特に動画像のときlJ界線上の走査線がは
っきりi察され、見苦しい妨害となる.また、境界線の
上下でインターレース関係が反転するから、単に境界線
上の走査線が観察されるのみではなく、上述した第1の
問題も同時に発生する.つまり、境界線の上下のどちら
か一方でのみ正常な画像が得られ、他方ではラインフリ
ッカや2重像妨害等を発生する. これら2つの問題は、2画面テレビの画質を向上するた
めに解決しなければならない基本的な問題であり、従来
これらの問題の解決方法が提案されている. まず、第1の問題に関しては、親画面用の映像信号およ
び子画面用の映像信号の両方のフィールドを判定し、子
画面用の映(i信号のフィールド判定結果に基づいて、
子画面用の映像信号を画像メモリの定められた領域に書
き込み、一方、親画面用の映像信号のフィールド判定結
果に基づいて、適当な開始位相から子画面用の映像信号
を読み出し、これによって、親画面用の映像信号と子画
面用の映像信号のインターレース間係を一致させること
が提案されている(特公昭59−379 1 3号公報
参1), 次に、第2の問題に間しては、画像メモリを4つの領域
に分け、第1,第2フィールト用にそれぞれ2M域づつ
割り当て、同一領域内で読み書きを同時にしないように
制御する追い越し防止回路を設け、これによって、画像
メモリより子画面用の映像信号を読み出している途中で
、その内容が次のフィールド情報に書き換えられてしま
う、いわゆる追い越しを防止することが提案されている
(特開昭62−269482号公報参@).つまり、子
画面用の映像信号のフィールド判定結果に基づいて、こ
の子画面用の映像信号を画像メモリの定められた領域に
書き込む.一方、追い越し防止回路は、親画面用の映像
信号のフィールドを判定し、その判定結果と一致したフ
ィールド情報が書き込まれている2領域のうち、先に書
き込まれた方から子画面用の映像信号を読み出す.これ
により、画像メモリの各領域にはファーストイン・ファ
ーストアウトで読み書きされ、フィールト情報の読み書
きは読み出しが常に先行するので、上述したように追い
越しを防止できる.以上のように、第1および第2の問
題は個々には解決されている。また、第2の問題の解決
手法における追い越し防止回路に、第1の問題の解決手
法で示した親画面用の映像信号と子画面用の映像信号の
インターレース間係を一致させる制御機能を付加すれば
、2つの問題を同時に解決することができる。 [発明が解決しようとする課題] ところで、上述したようにして第1および第2の問題を
解決するものによれば、親画面用の映像信号および子画
面用の映像信号の両方のフィールトを判定する必要があ
り、フィールド判定手段が誤りなく動作する場合には、
上述したように第1および第2の問題を良好に解決する
ことができ、子画面の画質の劣化を防止することができ
る。 しかし、上述のような第1および第2の問題の解決手法
を用いても、例えば家庭用VTRからの再生映像信号に
よる子画面を表示しようとする場合には、ラインフリッ
カや2重像妨害が発生し、また境界問題も発生し、充分
な画質が得られないことがある。 この原因は、家庭用VTRの再生映像信号に対し、第1
および第2の問題の解決手法に使用されるフィールド判
定手段が誤動作することがあるためてある。 このように家庭用VTRの再生映像信号に対してフィー
ルド判定手段が誤動作するのは、里直同期信号付近にヘ
ッド切換えに起因するノイズが混入しているためである
。フィールド判定手段は、一般に水平同期信号と垂直同
期信号の位相を比較してフィールド順位を判定するもの
であるから、上述したように垂直同期信号付近にノイズ
が混入すると、フィールド判定動作を誤ることがある。 このような謂動1乍は、ピクチャーサーチやスロー再生
などの特殊再生時に、高い確率で生しる。 また、このような誤動作は、家庭用VTRの再生映像信
号に対してだけでなく、静止画フォトプレーヤやテレビ
ゲーム嶺からの映118号に対しても生じる。これらか
らの映像!信号に対して誤動作をするのは、上述したよ
うなノイズではなく、出力される映像信号自体がもとも
とインターレースしていないためである。 インターレースしていない映像信号に対するフィールド
判定手段の動作は、一般には全く定義できない.例えば
、第1、第2フィールドのいずれか一方の判定出力を出
し続けるか、あるいは、第1、第2フィールドの判定出
力を不規則に出力するか、全く不定である。このような
出力に対して、上述したような第1および第2の問題の
解決手法を用いるときには、問題解決が有勤になされる
場合と、そうでない場合が等しい確率で生じる。つまり
、問題解決が有効になされない場合がある。 ところで、ノイズによる該動作は、フィールド判定手段
の横出精度を向上させることで防止することができるが
、この検出精度の向上はインターレースしていない映像
信号に対する処理に矛盾する。また、誤動作したことを
別途検出し、それに基づき新たな制御を行なうことも考
えられるが、この誤動作の検出はフイールト判定精度を
向上させるよりも難しい技術であると考えられる。 また、インターレースしていない映像信号に対して、イ
ンターレースしていないというフィールド判定出力を得
ることも可能であるが、上述したような第1および第2
の問題解決のための手法をとのように制御するのが好ま
しいか不明である。 それは、この方法が、フィールド判定という状態検出手
段側の技術的問題を被制御測の変更でカバーしようとす
る矛盾を含んだ方法だからである。 このようにフィールド判定手段の誤動作を考慮にいれる
と、上述したような第1および第2の問題の解決手法に
は限界がある。すなわち、子画面用の映像信号としてフ
ィールド判定手段が誤動作するような映像信号が供給さ
れるとき、子画面の画質劣化を生じるおそれがある. そこで、この発明では、子画面用の映像信号がどのよう
なものであっても、子画面の画質劣化を防止できるよう
にしたものである. [課題を解決するための手段] 第1の発明に係る2画面テレビは、第1の映像信号によ
る親画面の所定位置に第2の映像信号による子画面を表
示するものであって、第2の映像信号の書き込み、読み
出しが行なわれると共に、この書き込み、読み出しを非
同期で制御できるフレームメモリと、フレームメモリに
第2の映11信号がノンインターレース状に書き込まれ
るように第2の映像信号を間引く間引き手段と、フレー
ムメモリに書き込まれている第2の映像信号を書き込み
時より高速のクロックを用いて読み出して時間軸圧縮を
する時間軸圧縮手段と、第1の映像信号に対してフィー
ルドの判定をするフィールド判定手段と、このフィール
ド判定手段の判定結果に基づき、第2の映像信号が第1
の映像信号に対して正しいインターレース順位となるよ
うに、フレームメモリより第2の映1118号をノンイ
ンターレース状態からインターレース変換をしながら読
み出すように制帥する読み出し制御手段とを備えるもの
である。 第2の発明に係る2画面テレビは、第1の映像信号によ
る親画面の所定位置に第2の映II信号による子画面を
表示するものであって、第2の映像信号の書き込み、読
み出しが行なわれると共に、この書き込み、読み出しを
非同期で制御できるフレームメモリと、このフレームメ
モリに第2の映像信号がノンインターレース状に書き込
まれるように第2の映像信号を間引く間引き手段と、フ
レームメモリに書き込まれている第2の映{l信号を書
き込み時より高速のクロックを用いて読み出して時間軸
圧縮をする時間軸圧縮手段と、フレームメモリより1フ
ィールド分の読み出しが完了するまで当該フィールドの
書き込みを行なわないように制御する書き込み制御手段
とを備えるものであ第3の発明に係る2画面テレビは、
第1の映像信号による親画面の所定位置に第2の映(i
信号による子画面を表示するものであって、第2の映像
信号の書き込み、読み出しが{テなわれると共に、この
書き込み、読み出しを非同期で制御できるフレームメモ
リと、このフレームメモリに第2の映像信号がノンイン
ターレース状に書き込まれるように第2の映像信号を間
引く間引き本段と、フレームメモリに書き込まれている
第2の映像信号を書き込み時より高速のクロックを用い
て読み出して時間軸圧縮をする時間軸圧縮手段と、第1
の映1118号に対してフィールドの判定をするフィー
ルド判定手段と、このフィールド判定手段の判定結果に
基づき、第2の映像信号が第1の映像信号に刻して正し
いインターレース順位となるように、フレームメモリよ
り第2の映it+=号をノンインターレース状態からイ
ンターレース変換をしながら読み出すように制御する読
み出し制御手段と、フレームメモリより1フィールド分
の読み出しか完了するまで当該フィールドの書き込みを
行なわないように制御する書き込み制御手段とを備える
ものである。 [作 用] 上述構成においては、フレームメモリ7に子画面用の映
像信号が、常にノンインターレース状に書き込まれる。 つまり、子画面用の映像信号はインターレースしている
か否かに拘らず、フレームメモリ7にはノンインターレ
ース状に書き込まれる。これにより、子画面用の映像信
号はフレームメモリ7の第1、第2フィールドのどちら
のフィールド部分に書き込んでもよく、子画面用の映像
信号に対するフィールド判定手段は不要となる.この状
態で、親画面用の映像信号に対してフィールド判定を行
ない、その判定結果に基づいて、子画面用の映像信号が
親画面用の映像信号に対して正しいインターレース順位
となるように、フレームメモリ7より子画面用の映像信
号がノンインターレース状態からインターレース変換を
しながら読み出されることにより、親画面用の映儂信号
と子画面用の映像信号のインターレース関係は常に一致
し、子画面にラインフリッカや2重儂妨害等が発生する
ことはない. また、上述構成においては、フレームメモリ7より1フ
ィールド分の読み出しが完了するまで当該フィールド部
分への書き込みは行なわれず、もしその必要が生じたら
、他のフィールド部分に書き込まれるようにしたことに
より、フレームメモ’J 7からの子画面用の映(l信
号の読み出し途中で、その内容が次のフィールト情報に
書き換えられてしまい、子画面の上下に異なるフィール
ドの画像が表示されるという境界問題が発生することは
ない。 つまり、フレームメモリに書き込まれる信号は、常にノ
ンインターレース状となるように制御されるので、フレ
ームメモリの書き込みフィールドと子画面用の映像信号
のフィールドを必ずしも一致させる必要がなく、したが
って、境界問題のみを考慮して、書き込みフィールドを
切換える操作を行なうことが可能となる。 [実 施 例] 以下、第1図を参熊しながら、この発明の一実施例につ
いて説明する。 同図において、人力端子1には親画面用の映像信号Sv
II+、例えばテレビチューナからのNTSC方式の映
像信号が供給される。この映像信号SVmは切換スイッ
チ2のm側の固定端子に供給される。 また、人力端子3には子画面用の映像信号SvS,例え
ばVTRからの再生映像信号が供給される。この映像信
号SVsはA/D変換器4でディジタル信号に変換され
たのち間引き回路5に供給される。この間引き回路5の
動作は間引き制御回路6によって制御される。 そして、間引き回路5の出力信号は、例えばRAMで構
成されるフレームメモリ7に書き込み信号として供給さ
れる。このフレームメモリ7における書き込み動作は、
書き込み制御回路8によって制御される。 また、人力端子3に供給される映像信号SVsは同期分
離回路9に供給され、この分離回路9で分離される垂直
同朋信号WVDおよび水平同期信号WHDは間引き制御
回lla6、書き込み制御回路8に供給される. また、10は、例えばPLL回路をもって構成される書
き込みクロック発生回路であり、この発生回路10より
出力されるクロックWCKはA/D変換器4、間引き回
路5、間引き制御回路6に供給される。このクロックW
CKの周波数は、映Il!信号SVsのカラーバースト
信号の周波数fscもしくは水平同期信号WHDの周波
数fwhの!!数倍とされる。例えば、3fsc、4
f sc、910fwhとされる。 上述した間引き回路5ては、親画面に対する子画面の表
示面積比に応じて垂直方向および水平方向のサンプルレ
ートの低減が行なわれる。この場合、垂直方向に関して
は走査線が間引かれると共に、水平方向に間してはサン
プリングされた画素信号が間引かれる.なお、サンプル
レートを低減する際には、予め低減したレートに応じた
ローパスフィルタが挿入され、ナイキスト周波数以上の
信号成分が存在しないようにされる. ところで、第2図Aはインターレース信号の各フィール
ドfl. f2. ・・・ことの走査線位置を示し
ている。同図において、 「○」印は走査線を表してお
り、フィールトごとにその位置が垂直方向に1ライン分
ずれている。また、第2図Bはノンインターレース信号
の各フィールト′ごとの走査線位置を示している。同図
において、 「○」印、「×j印は走査線を表しており
、 「○」印はインターレース信号に対応した走査線で
あり、 「×」印はインターレース信号から補間された
走査線であり、すべてのフィールドで同じ位置に走査線
が存在する。 なお、第2図において、横軸はフィールト周期を単位と
した時間方向を、縦軸は走査線間隔を単位とした垂直方
向を示している。 間引き回15では、上述したサンプルレートの低減処理
の他に、走査線信号を補間してノンインターレース信号
の形成処理が行なわれる。 次に、サンプルレートの低減処理およびノンインターレ
ース信号の形成処理について詳細に説明する。ここでは
、子画面の表示面積比がl/4.1/9.1/16の場
合を例にとって説明する。 まず、垂直方向のサンプルレートの低減処理およびノン
インターレース信号の形成処理について説明する。 表示面積比が174の場合について説明する。 映像信号SVsの1フィールトのライン数を、便宜上Q
n本とすると、フレームメモリ7に書き込まれるべきノ
ンインターレース信号の1フィールドのライン数は、 Qn÷2x2=Rn [本] となる。ここで、 「÷2」は表示面積比が1/4であ
るので、子画面の垂直方向の画面高が1/2となること
を、 「×2』はノンインターレース化によってライン
数が2倍となること表している。 このように、フレームメモリ7に書き込まれるべきlフ
ィールドのライン数は、映像信号SVsの1フィールド
のライン数と等しくなるので、″次のようにノンインタ
ーレース化される。 映像信号SVsの1フレームのライン数が偶数本である
ときには、映像信号SVs自体がノンインターレース信
号であると考えられるから、映像信号SVsのいずれの
フィールトの走査線信号も、そのままノンインターレー
ス信号の各フィールドの走査線信号に割り当てられる。 また、映+1信号SVsの1フレームのライン数が2n
千1本(nは正の整数)で奇数本であるときには、垂直
同期信号WVDを1/2分周して得られるフレームパル
スを基準に、各フレーム肋間で、以下の処理が行なわれ
る。 つまり、映像信号SVsの最初のn本の走査線信号がノ
ンインターレース信号の一方のフィールドの走査線信号
にそのまま割り当てられる。続いて、映像信号SVsの
残りn+1本の走査線信号が利用されて、上述したn本
の走査線と同し位置に走査線が存在するように補間走査
線信号が形成され、この補間走査線信号がノンインター
レース信号の他方のフィールドの走査線信号に割り当て
られる. 第3図Aは映像信号SVsを示しており、 「○」印は
走査線である。また、同図Bはフレームメモリ7に書き
込まれるノンインターレース1言号であり、 「×」印
は補間走査線信号による走査線てある。 補間走査&!信号は、例えば上下のラインの相加平均処
理によって形成される。つまり、フレームパルスを基準
に残りのn+1本のラインでは、第4図Aに実線で囲ん
で示したように2走査線が繍み合わせられてそれぞれ1
/2の割合で加算され、これにより補間走査線信号が形
成される。 第4図Bは、以上のようにして形成されるノンインター
レース信号を示している。この場合、各走査線の垂直方
向の位置を同図Aに揃えて書くことで、各走査線の位置
が、映1象信号SVsではどの位置に対応するかを分か
り易くしている。 つまり、ノンインターレース信号のQ1の走査線は映像
信号SVsのQIの位置に、ノンインターレース信号の
92の走査線は映像信号SVsの23の位置に、以下同
様の位置に対応するように演算処理がされてノンインタ
ーレース信号が形成される。 ところで、上述したようにフレームパルスを基準として
いるが、フレームパルスの位相が反転する場合には、第
5図Aに示すように、補間走査線信号の形成処理が行な
われ、同図Bに示すように、ノンインターレース信号が
形成される。この場合、ノンインターレース信号の91
の走査線は映像信号SVsのQ2の位置に、ノンインタ
ーレース信号のQ2の走査線は映像信号SVsのQ4の
位置に、以下同隔の位置に対応するようになり、第4図
例の場合に比べて1ライン分ずつずれるが、各フィール
ドごとの走査線位置は一定しており、同様にノンインタ
ーレース信号が形成される. なお、第3図〜第5図では、映像信号SVsの1フレー
ムのライン数を11本として説明したが、一般に奇数本
の場合には同様にしてノンインターレース信号が形成さ
れる。 第6図は、上述した処理をするための間引き回路5およ
び間引き制御回路6の具体構成ffl+を示すものであ
る。 同図において、A/D変換器4からの映像信号SVsは
切換スイッチ51vのa側の固定端子に供給される。ま
た、この映像信号SVsは直接加算器32vに供給され
ると共に、1水平朋間の遅延時間を有する遅延素子を構
成するラインメモリ53vを介して加算器1152vに
供給される。加算器52vでは2つの信号がそれぞれ1
/2の割合で加算され、その出力信号は補間走査線信号
として切換スイッチ51vのby4の固定端子に供給さ
れる。 また、同期分離回路9からの垂直同期信号WVDは、例
えばTフリップフロップ、ゲート回路等で構成されるフ
レーム順位回路6lに供給される.このフレーム順位回
路61ては、垂直同期信号WVDを172に分周してフ
レームパルスWFPが形成されると共に、このフレーム
パルスWFPが存在するフィールドであるかどうかを示
す信号SFPが形成される。 フレーム順位回路6lからのフレームパルスWFPは、
例えばカウンタを用いて構成されるライン数計数回路6
2に供給ざれると共に、この計数回路62には同門分離
回路9からの水平同期信号W H Dが供給されて、l
フレームのライン数が計数される。そして、この計数回
路62からの1フレームのライン数データはステータス
判定回路63に供給され、lフレームのライン数が偶数
か奇数かが判定される。 またフレームlII位回路61からのフレームパルスW
FPは、例えばカウンタで構成されるラインタイミング
表示回路64に供給されると共に、このタイミング表示
回路64には同門分離回路9からの水平同期信号WHD
が供給される。そして、このタイミング表示回路64で
は、現在のラインがフレームパルスWFPから数えて何
木目であるかが計数される。 上連したフレーム順位回路6lからの信号SFP、ステ
ータス判定回路63からの判定信号およびタイミング表
示回路64からの計数データは、間引き回路5の切換ス
イッチ51vに切り換え制御信号として供給される。 すなわち、切換スイッチ51vは、lフレームのライン
数が偶数であるときには、a (RI1に接続されたま
まとされる。一方、 lフレームのライン数が奇数であ
るときには、フレームパルスからnラインまでの期間は
aIIIIIに接続され、残りのn+1ラインの期間は
b IIIに接続される。 これにより、切換スイッチ51vからは、表示面積比が
1/4の場合のノンインターレース信号が出力され、こ
のノンインターレース信号はフレームメモリ7に供給さ
れる。 また、間引き制御回路6において、フレーム順位回路6
lからの信号SFP、ステータス判定回路63からの判
定信号およびタイミング表示回路64からの計数データ
は、ラインアトレス制御回路65に供給される。そして
、このラインアドレス制御回路65より書き込み制御回
路8には、ラインアドレスのインクリメント信号INC
が供給される.なお、このインクリメント信号INCは
、後述するようにフレームメモリ7に書き込みイネープ
ル信号WEとしても供給される。 次に、表示面積比が1/9の場合について説明する. 映像信号SVsの1フィールドのライン数を、便宜上9
0本とすると、フレームメモリ7に書き込まれるべきノ
ンインターレース信号の1フィールドのライン数は、 2n÷3X2=2 Qn /3 [本]となる.ここで
、 「÷3」は表示面積比が1/9であるので、子画面
の垂直方向の画面高が1/3となることを、 「×2」
はノンインターレース化によって走査線数が2倍となる
ことを表している。 このように、フレームメモリ7に書き込まれるべき1フ
ィールドのライン数は、映mfN号SVsの1フィール
ドのライン数の2/3となるので、映像信号SVsの1
フレームのライン数に応じて、次のようにノンインター
レース化される。 映像信号SVsの1フレームのライン数が偶数本(例え
ば526木、626本など〉であるときには、映像信号
SVs自体がノンインターレース信号であると考えられ
る。この場合は、映像ilN号SVsの各フィールドご
とに、3 n + Or 3 11 +1,3n+2
@目の走査線信号から2本分の走査線信号が形成され、
これがノンインターレース信号の各フィールドの走査線
信号に割り当てられる。 例えば、3ラインごとに、以下の制御が繰り返されて形
成される。 第3n+0@目のラインでは、現在の走査線信号および
1ライン前の走査線信号が、それぞれ1/2の割合で加
算されてノンインターレース信号の走査線信号が形成さ
れる。 第30千1番目のラインでは、ノンインターレース信号
の走査線信号は形成されない。 第30+2番目のラインでは、現在の走!.線信号、l
ライン前の走査線信号および2ライン前の走査線信号が
、それぞれ1/4、1/2および1/4の割合で加算さ
れてノンインターレース信号の走査線信号が形成される
。 また、映像信号SVsの1フレームのライン数が6k+
3本(kは正の整数であり、例えば525本、627本
、 1125本なと)である場合には、垂直同期信号W
VDを1/2分周して得られるフレームパルスを基準に
して、各フレーム朋間で3ラインことに制御が繰り返さ
れてノンインターレース信号の走査線信号が形成される
。 第7図Aは映像信号SVsを示しており、 「○」印は
走査線である。また、同図Bはフレームメモリ7に書き
込まれるノンインターレース信号を示しており、 「×
」印は走査線である。この壜合、ノンインターレース信
号の各走査線信号は、すべて映像信号SVsの複数の走
査線信号より演算されて形成される. 例えば、各フレーム朋間で3ラインごとに、以下の制御
が繰り返される。 すなわち、フレームパルスから3n+0(0.3,6,
・・・)番目のラインでは、第8図Aに破線で囲んで示
した現在の走査線信号および1ライン前の走査線信号が
、それぞれ1/2の割合で加算されてノンインターレー
ス信号の走査線信号が形成される。 また、3n+1 (1, 4, 7, ・−
・)番目のラインでは、ノンインターレース{言号の走
lE線信号は形成されない。 また、3n+2 (2. 5. 8. ・・・)
番目のラインては、第8図Aに実線で囲んで示した現在
の走査線信号、 1ライン前の走査&I信号および2ラ
イン前の走査線信号が、それぞれ!/4、l/2および
1/4の割合で加算されてノンインターレース信号の走
査線信号が形成される。 なお、第8図Aにおいて、 「■Cx=0〜14)」は
走査線である。 また、第8図Bは以上の制御が繰り屯されて形威された
ノンインターレース信号を示しており、「×」印は走査
線である。この場合、各走査線の垂直方向の位置を同図
Aに揃えて書くことで、各走査線の位置が映像信号SV
sてはとの位置に対応するかを分かり易くシている。 つまり、ノンインターレース信号の21の走査線は映像
信号SVsのQ2の位置に、ノンインターレース信号の
22の走査線は映像信号SVsの113’の位置に、以
下同様の位置に対応するように演算処理がされてノンイ
ンターレース1言号が形成される。 ところで、上述したようにフレームパルスを基準として
いるが、フレームパルスの位相が反転する場合には、第
9図Aに示すように処理が行なわれ、同図Bに示すよう
に、ノンインターレース信号が形成される。この場合、
ノンインターレース信号のillの走査線は、映像信号
SVsのil1の位置に、ノンインターレース信号の9
2の走査線は、映像信号SVsの92’の位置に、以下
同様の位置に対応するようになり、第8図例の場合に比
べて2ライン分ずつずれるが、各フィールドごとの走査
線位置は一定しており、同様にノンインターレース信号
が形成される. なお、第7図〜第9図では映1118号SVsの走査線
数を15本として説明したが、例えば525木、627
本、1125本など、一般に走査線数が6k+3本の場
合には同様にしてノンインターレース信号が形成される
。 また、映像信号SVsの1フレームのライン数が6k+
1本(kは正の整数であり、例えば523本、625本
など)である場合には、3ラインごとに制御が繰り返さ
れてノンインターレース信号の走査線信号が形成される
.この場合、垂直同期信号WVDを1/2分周して得ら
れるフレームパルスが存在するフィールドと存在しない
フィールドでは、その制御が異なるようにされる。 第10図Aは映像信号SVsを示しており、 「○」印
は走査線である。また、同図Bはフレームメモリ7に書
き込まれるノンインターレース信号を示しており、 「
×」印は走査線である。この場合、ノンインターレース
信号の各走査線信号は、すべて映像信号SVsの複数の
走査線信号より演算されて形成される. 例えば、フレームパルスが存在するフィールドと存在し
ないフィールドでは、3ラインごとに、それぞれ以下の
制御が繰り返される。 すなわち、第11図Aにおいて、フィールドf1にフレ
ームパルスが存在したとすると、このフィールF’ f
Iでは、フレームパルスから30+0(0, 3.
6. ・・◆)番目のラインでは、第ll図Aに
実線て囲んて示した現在の走査線信号、lライン前の走
査線信号および2ライン前の走査線信号が、それぞれ1
/4、 1/2およU1/4の割合で加算されてノンイ
ンターレース信号の走査線信号が形成される。 また、3n+1 (1. 4. 7. ・・・
)番目のラインでは、ノンインターレース信号の走査線
信号は形成されない。 また、311+2 (2. 5. EL ・・・
)番目のラインでは、第11図Aに破線で囲んで示した
lライン前の走査線信号および2ライン前の走査線信号
が、それぞれ1/2の割合で加算されてノンインターレ
ース信号の走査線信号が形成される.また、フレームパ
ルスが存在しないフィールドf2ては、フレームパルス
から3n+0(12.15.1B. ・・・)番目の
ラインでは、第11図Aに破線で囲んで示した現在の走
査線f8号および1ライン前の走査線信号が、それぞれ
!/2の割合で加算されてノンインターレース信号の走
査線信号が形成される。 また、 3n+1 (13. 16. 19.
− − −’)番目のラインでは、ノンインタ
ーレース1言号の走査線信号は形成されない。 また、 3n+2 (1 1, 14. 1
7. ・ ・ ・)番目のラインでは、第11図Aに
実線で囲んで示した現在の走査線信号、lライン前の走
査線1言号および2ライン前の走査線信号が、それぞれ
l/4、1/2および1/4の割合で加算されてノンイ
ンターレース信号の走査線信号が形成される.なお、第
11図Aにおいて、 「■(x=O〜l8)」は走査線
である。 まk、第11図Bは以上の制御が繰り返されて形成され
たノンインターレース信号を示しており、「×』印は走
査線である。この場合、各走査線の蚕直方向の位置を同
図Aに揃えて書くことで、各走査線の位置が映像信号S
Vsではどの位置に対応するかを分かり易くしている。 つまり、ノンインターレース信号のQ1の走査線は映像
信号SVsの21′の位置に、ノンインターレース信号
の92の走査線は映tI18号SVsの93の位置に、
以下同様の位置に対応するように演算処理がされてノン
インターレース信号が形成される。 なお、以上の説明では、フレームパルスが存在するフィ
ーノレドの3n+1番目のラインでは、ノンインターレ
ース信号の走査線信号は形成ざれず、3n+2i1目の
ラインで、1ライン前の走査線信号および2ライン前の
走査線信号よりノンインターレース信号の走査線信号を
形成するようにしているが、これは次のようにしてもよ
い。すなわち、3n+II目のラインで、現在の走査線
1言号および1ライン前の走査線信号よりノンインター
レース信号の走査線信号を形成し、3n千2番目のライ
ンでは、ノンインターレース信号の走査線信号を形成し
ないようにしてもよい。 ところで、フレームパルスの位相が反転する場合には、
第12図Aに示す処理が行なわれ、同図Bに示すように
、ノンインターレース信号が形成される.この場合、ノ
ンインターレース1言号の91の走査線は、映像信号S
VsのQ2の位置に、ノンインターレース信号のQ2の
走査線は、映像信号SVsの23’の位置に、以下同様
の位置に対応するようになり、第11図例の場合に比べ
て1ライン分ずつずれるが、各フィールドごとの走査線
位置は一定しており、同様にノンインターレース信号が
形成される。 なお、第10図〜第12図では映像信号SVsの走査線
数を19本として説明したが、例えば523本、625
本など、一般に走査線数が6k+1本の場合には同様に
してノンインターレース信号が形成される。 また、映像信号SVSの1フレームのライン数が6k+
5本(kは正の整数であり、例えば527本、623本
など〉である場合には、3ラインことに制御が繰り返さ
れてノンインターレース信号の走査線信号が形成される
。1フレームのライン数が6k+1本の場合と同様に、
垂直同l!I1信号WVDを1/2分周して得られるフ
レームパルスが存在するフィールドと存在しないフィー
ルトでは、その制御が異なるようにされる。 第13図Aは映像信号SvSを示しており、 「O」印
は走査線である。また、同図Bはフレームメモリ7に書
き込まれるノンインターレース信号を示しており、 「
×」印は走査線である.この場合、ノンインターレース
信号の各走査線信号は、すべて映像信号SvSの複数の
走査線信号より演算されて形成される. 例えば、フレームパルスが存在するフィールドと存在し
ないフィールドでは、3ラインごとに、それぞれ以下の
制御が繰り返される。 すなわち、第14図Aにおいて、フィールドf1にフレ
ームパルスが存在したとすると、このフィールドf1で
は、フレームパルスから3n+0(0,3,6,・・・
)番目のラインでは、第14図Aに実線で囲んで示した
現在の走査線信号およびlライン前の走査線信号が、そ
れぞれ1/2の割合で加算されてノンインターレース信
号の走査線信号が形成される。 また、3n+1 (1. 4, 7. ・・・
)8目のラインでは、ノンインターレース信号の走査線
信号は形成されない. また、3n+2 (2. 5. 8. ・・・)
番目のラインでは、第14図Aに破線で囲んで示した現
在の走査&lB信号、lライン前の走査線信号および2
ライン前の走査線信号が、それぞれ1/4.1/2およ
び1/4の割合で加算されてノンインターレース信号の
走査線信号が形成される。 また、フレームパルスが存在しないフィールドf2では
、フレームパルスから3n+O(9. 12.1 5
. ・・●)@目のラインでは、第14図Aに破線で
囲んで示した現在の走査線信号、lライン前の走査線信
号および2ライン前の走査線信号が、それぞれ3/4.
1/2および】/4の割合で加算されてノンインターレ
ース信号の走査線信号が形成される。 また、 3n+1 (10. 13. 16.
◆ 管 ・)番目のラインては、ノンインターレース
信号の走査線信号は形成ざれない。 ?k、3n+2 (1 1,. 14. ・・・)番
目のラインでは、第14図Aに実線で囲んで示したlラ
イン前の走査線信号および2ライン前の走査線信号が、
それぞれ1/2の割合で加算されてノンインターレース
信号の走査線信号が形成される。 なお、第14図Aにおいて、 「■(x=0〜l6)」
は走査線である。 また、第14図Bは以上の制御が繰り返されて形成され
たノンインターレース信号を示しており、「×」印は走
査線である。この場合、各走査線の垂直方向の位置を同
図Aに揃えて書くことで、各走査線の位置が映像信号S
vSではとの位置に対応するかを分かり易くしている。 つまり、ノンインターレース信号の2!の走査線は映像
信号SVSのQ2の位置に■、ノンインターレース信号
の22の走査線は映像信号SvSの93’の位置に、以
下同様の位置に対応するように演算処理がされてノンイ
ンターレース信号が形成される.なお、以上の説明では
、フレームパルスが存在しないフィーノレドの3n+1
番目のラインでは、ノンインターレース信号の走査線信
号は形成されず、3n+2番目のラインで、1ライン前
の走査線信号および2ライン前の走査線信号よりノンイ
ンターレース信号の走査線信号を形成するようにしてい
るが、これは次のようにしてもよい。すなわち、3n+
1@目のラインで、現在の走査線信号およびlライン前
の走査線信号よりノンインターレース信号の走査線信号
を形成し、3n+28目のラインでは、ノンインターレ
ース信号の走査線信号を形成しないようにしてもよい。 ところで、フレームパルスの位相が反転する場合には、
第15図Aに示す処理が行なわれ、同図Bに示すように
、ノンインターレース信号が形威される。この場合、ノ
ンインターレース信号の21の走査線は映像信号SvS
の92′の位置に、ノンインターレース信号のQ2の走
査線は映像信号SvSのQ4の位置に、以下同様の位置
に対応するようになり、第14図例の場合に比べてlラ
イン分ずつずれるが、各フィールドごとの走査線位置は
一定しており、同様にノンインターレース信号が形成さ
れる。 なお、第13図〜第15図では映像信号sVsの走査線
数を17木として説明したが、例えば527本、623
木など、一般に走査線数が6k+5木の場合にζま同様
にしてノンインターレーヌ18号が形或される, 第16図は、上述したように表示面積が1/9のときの
処理をするための間引き回路5および間引き制御回路6
の具体構成例を示すものである。 同図において、A/D変換器4からの映vj!信号SV
sは1水平期間の遅延時間を有する遅延素子を構成する
ラインメモリ54vおよび55vの直列回路に供給され
る。そして、ラインメモリ54Vおよびδ5vの出力信
号は加W.器58vに供給ざれて、それぞれ1/2の割
合で加算されたのち切換スイッチ57vのc IRlの
固定端子に供給される。また、A/D変換器4からの映
{1信号SVs、ラインメモリ54vの出力信号および
ラインメモリ55vの出力信号は加算658vに供給ざ
れて、それぞれ1/4、1/2およびl/4の割合で加
算されたのち切換スイッチ57vのb IIIの固定端
子に供給される。さらに、A/D変換器4からの映tt
+=号SVsおよびラインメモリ54vの出力信号は
加算器59vに供給されて、それぞれl/2の割合で加
算されたのち切換スイッチ57vの&銅の固定端子に供
給される。 また、間引き制御回路6のステータス判定回路63では
、走査線数が、偶数、6 k + 1本、6k+3本お
よび6k+5本のいずれに該当するか判定ざれる。すな
わち、ライン数計数回路62からの1フレームのライン
数データよりライン数が偶数であるか判断されると共に
、奇数の場合には6で割った余りが求められる。このス
テータス判定回#i63はハードウエアでも構成できる
が、ROMを用いれば簡単に構成できる. ここで用いるROMの容量は、通常の走査線本数が52
5本程度とすると、次のように2Kビッ1・どなる。す
なわち、ROMのアドレスにライン数データを供給する
とlOビット必要である。また、ステータスは全部で4
通りであるから2ビットで表現できる。したがって、 21@X2=2Kビット である。 また、間引き制御回路6のラインタイミング表示回路6
4では、現在のラインがフレームパルスWFPまたは垂
直同期信号WVDより何ライン目であるかが計数され、
その値を3で割った余りが出力される。その他は第6図
例と同様に構成される。 そして、フレーム順位回路6lからの信号SFP、ステ
ータス判定回路63からの判定信号およびタイミング表
示回路64からの出力信号は、間引き回路5の切換スイ
ッチ57vに供給される共にラインアドレス制御回路6
5に供給され、切換スイッチ57vの切り換え制御およ
びフレームメモリ7への書き込みが制御される。 すなわち、lフレームの走査線数がIII数であるとき
には、以下のように制御される。各フィールドの3n+
0番目のラインでは切換スイッチ67VはalPlに接
続されると共に、ラインアドレス制御回路65よりイン
クリメント信号INCが出力されて切換スイッチ57v
の出力信号がフレームメモリ7に書き込まれ、3n+1
番目のラインでは切換スイッチ57vは不定とされると
共に、ラインアドレス制御回路65よりインクリメント
信号■NCは出力されず書き込みが禁止され、3n千2
番目のラインでは切換スイッチ57vはb則に接続され
ると共に、ラインアトレス制御回路65よりインクリメ
ント信号INCが出力されて切換スイッチ57vの出力
信号がフレームメモリ7に書き込まれる。 また、1フレームの走査線数が6k+1本であるときに
は、以下のように制御される。フレームパルスの存在す
るフィールドであって、フレームパルスから3n+O番
目のラインでは切換スイッチ57vはb IIに接続さ
れると共に、ラインアドレス制御回路65よりインクリ
メント信号が出力されて切換スイッチ57vの出力信号
がフレームメモリ7に書き込まれ、フレームパルスから
30千1番目のラインでは切換スイッチ57vは不定と
されると共に、ラインアドレス制御回路65よリインク
リメント信号INCは出力されずフレームメモリ7への
書き込みが禁止され、3n千2番目のラインでは切換ス
イッチ57vはc9[1に接続されると共に、ラインア
ドレス制御回路65よりインクリメント信号INCが出
力されて切換スイッチ57vの出力信号がフレームメモ
リ7に書き込まれる。一方、フレームパルスが存在しな
いフィールドであって、フレームパルスから3n千0番
目のラインでは切換スイッチ57vはaII1に接続さ
れると共に、ラインアドレス制御回路65よリインクリ
メント信号INCが出力されて切換スイッチ57vの出
力信号がフレームメモリ7に書き込まれ、フレームパル
スから3n+1g目のラインでは切換スイッチ57v不
定とされると共に、ラインアドレス制御回路65よりイ
ンクリメント信号INCは出力されずフレームメモリ7
への書き込みが禁止され、3n千2番目のラインでは切
換スイッチ57vはb lul+に接続されると共に、
ラインアドレスiIiIJ!11回路65よりインクリ
メント信号INCが出力されて切換スイッチ57vの出
力信号がフレームメモリ7に書き込まれる。 なお、フレームパルスの存在するフィールドでは、つぎ
のように制御されるようにしてもよい。 すなわち、フレームパルスから3n+O@目のラインで
は切換スイッチ57vはb IRI+に接続されると共
に、ラインアドレス制御回路65よりインクリメン}
IN号が出力されて切換スイッチ57vの出力信号がフ
レームメモリ7に書き込まれ、フレームパルスから3n
千1番目のラインでは切換スイッチ57vはa (Il
lに接続されると共に、ラインアドレス制御回路65よ
りインクリメント信号■NCが出力されて切換スイッチ
57vの出力信号がフレームメモリ7に書き込まれ、フ
レームパルスから3n千2番目のラインでは切換スイッ
チ57vは不定とされると共に、ラインアドレス制御回
路65よりインクリ7メント信号INcは出力されずフ
レームメモリ7への書き込みが禁止される。 また、1フレームの走査線数が6 k + 3本である
ときには、以下のように制御される。フレームパルスか
ら3n+0@目のラインでは切1負スイッチ57vはa
91に接続されると共に、ラインアドレス制御回路6
5よりインクリメント信号INCが出力されて切換スイ
ッチδ7vの出力信号がフレームメモリ7に書き込まれ
、フレームパルスから30+1番目のラインでは切換ス
イッチ57vは不定とされると共に、ラインアドレス制
御回路65よりインクリメント18号INCは出力され
ずフレームメモリ7への書き込みが禁止され、3n+2
番目のラインでは切換スイッチ57vはb側に接続され
ると共に、ラインアトレス制御回路65よりインクリメ
ント信号INCが出力されて切換スイッチ57vの出力
信号がフレームメモリ7に書き込まれる。 また、Iフレームの走査線が6k+5本であるときには
、以下のように制御される。フレームパルスの存在する
フィルードであって、フレームパルスから3n+0番目
のラインでは切換スイッチ57vはa側に接続ざれると
共に、ラインアドレス制御回路65よりインクリメント
信号が出力されて切換スイッチ57vの出力1言号がフ
レームメモリ7に書き込まれ、フレームパルスから3n
+1番目のラインでは切換スイッチ57vは不定とされ
ると共に、ラインアドレス制御回路65よりインクリメ
ント信号INCは出力されずフレームメモリ7への書き
込みが禁止され、3n+29目のラインでは切換スイッ
チ57vはb側に接続されると共に、ラインアド゛レス
制御回′#I65よりインクリメント信号INCが出力
されて切換スイッチ57vの出力信号がフレームメモリ
7に書き込まれる.一方、フレームパルスが存在しない
フィールドであって、フレームパルスから30千0番目
のラインでは切換スイッチ57vはb側に接続されると
共に、ラインアトレス制御回路65よりインクリメント
1言号INCが出力されて切換スイッチ57vの出力信
号がフレームメモリ7に書き込まれ、フレームパルスか
ら3n+1@目のラインでは切換スイッチ57vは不定
とされると共に、ラインアドレス制御回路65よりイン
クリメント信号INCは出力されずフレームメモリ7へ
の書き込みが禁止され、3n+2番目のラインでは切換
スイッチ57vはc (Illに接続されると共に、ラ
インアドレス制御回路65よりインクリメント信号IN
cが出力されて切換スイッチ57vの出力18号がフレ
ームメモリ7に書き込まれる。 なお、フレームパルスの存在しないフィールドでは、次
のように制御されるようにしてもよい。 すなわち、フレームパルスから3n+O@目のラインで
は切換スイッチ57vはbglI1に接続されると共に
、ラインアドレス制御回路65よりインクリメント信号
lNCが出力されて切換スイッチ67vの出力信号がフ
レームメモリ7に書き込まれ、フレームバノレスから3
n+1g目のラインでは切換スイッチ57vはaOl1
に接続されると共に、ラインアドレス制御回路65より
インクリメント信号
【NCが出力されて切換スイッチ5
7vの出力信号がフレームメモリ7に書き込まれ、フレ
ームパルスから30+2番目のラインでは切換スイッチ
57vは不定とざれると共に、ラインアドレス制御回路
65よりインクリメント信号TNCは出力されずフレー
ムメモリ7への書き込みが禁止される。 次に、表示面積比が1/l6の場合について説明する, この場合には、表示面積比が1/4の場合の考え方が応
用できる。すなわち、走査&!is数を1/4の場合の
さらに1/2とすればよいので、 1/4の場合と同様
の制御によって、一旦ノンインターレース信号が形成さ
れたのち、2ラインごとに相加平均処理されて走査線数
が1/2とされる。 このように表示面積比が1/1 6のときの処理をする
ための間引き回路5および間引き制御回路6は、例えば
第6図例の切換スイッチ51vの後段に、2ラインごと
に相加平均処理をする回路が付加されて構成される。こ
れにより、表示面積比がl/16の場合にも良好なノン
インターレース信号が形成される。 このように、表示面積比が174の場合とl/16の場
合とでは、第6図例の回路を共通に使用することができ
る。 なお、この表示面積比が1/l6の場合には、1/4の
場合と同様に、ライン数を直接1/4に間引いてノンイ
ンターレース信号を得るようにしてもよい。 以上述べたように、映像信号SVsがいかなる信号であ
っても、子画面の表示面積比が1/4、1/9、l/1
6であれば、間引き回路5でノンインターレース信号が
形成される。 なお、上述したと同擾に構成することにより、表示面積
比が1/4n2 1/9n2 (nは自然数)の関係
を満たす池の場合にも完全なノンインターレース信号を
形成することができる。 ところで、上述の制御では、フレームパルスの泣相に拘
らず、良好にノンインターレース信号が形成される。こ
れは、制御が偶奇、いずれのフィールドからはじまって
も構わないことを意味している。この結果、書き込み側
での映118号SVsのフィールド判定を行なわなくて
も、インターレース信号からノンインターレース信号へ
の変換をすることができる。 次に、水平方向のサンプルレートのlIHjt処理につ
いて説明する。 この場合、折り返し歪みを防止するために、低減された
サンプルレートを満足するナイキスト周波数となるよう
に信号帯域が制限されたのち、サンプル数を所望の数と
なるように間引くことで行なわれる。 例えば、表示面積比が174の場合には1/2に間引か
れ、表示面積比が1/9の場合にはl/3に間引かれ、
表示面積比が1/16の場合には1/4に間引かれる。 上述せずも間引き回路5には、このような水平方向のサ
ンプルレートの低減処理を行なうための回路が付加され
る。 例えば、表示面積比が174の場合には、第6\ 図において、切換スイッチ51vの出力信号はローバス
フィルタ51I1で帯域が制限されたのちDフリップフ
ロップ52hおよび53hの直列回路を介してフレーム
メモリ7に書き込み信号として供給される。 また、書き込みクロック発生回路10からの書き込みク
ロックWCKはDフリップフロップ52hに1共給ざれ
る。また、この書き込みクロックWCKは分周器54h
て2分周されたのちDフリッフ゜フロップ53l1に1
共給されると共に、フレームメモリ7の書き込みクロッ
クとされる。 これにより、Dフリップフロップ5 3 bからは、切
換スイッチ51vより出力されるノンインターレース信
号の各走査線信号のサンプル数が1/2に間引かれて出
力され、これがフレームメモリ7に書き込まれる。 また、表示面積比が1/9の場合には、第16図におい
て、切換スイッチ57vの出力信号はローバスフィルタ
55hで帯域が制限されたのちDフリップフロップ56
hおよび57hの直列回路を介してフレームメモリ7に
書き込み信号として供給ざれる。 また、書き込みクロック発生回路1oからの書き込みク
ロックW C K !,l Dフリップフロップ56h
に供給される。゛また、この書き込みクロックWC K
は分周器58hで3分周ざれたのちDフリップフロツブ
57hに供給されると共に、フレームメモリ7の書き込
みクロックとされる。 以下、表示面積比が1/l6等の場合にも、同様に構成
することにより、水平方向のサンプルレートを低減する
ことができる。 なお、このような低減処理は第6図例、第16図例のよ
うな位置とは別に、間引き回路5の初段に配して、垂直
方向の間引き処理およびノンインターレース信号の形成
処理を行なう前に水平方向の間引き処理を行なうように
してもよい。この場合には、以下の回路部分では分周漫
の書き込みクロックW C K ’が用いられることに
なる。 ま&,LPF5lb.55hなとは必ずしもディジタル
で構成される必要はなく、A/D前のアナログローバス
フィルタで代用させることもできる.この場合は、アナ
ログローバスフィルタの通過帯域を51b.55hなど
と同様にしておけば、51h.55hなどは省略するこ
とができる。 以上のようにして、間引き回路5および間引き制御回路
6によって、水平方向および垂直方向のサンプルレート
の低減処理およびノンインターレース信号の形成処理が
行なわれる。 第1図に戻って、間引き回路5より出力されるノンイン
ターレース信号の各走査線信号はフレームメモリ7に書
き込まれる。 上述したように、書き込み側では、映像信号SVsのフ
ィールド判定は行なわれておらず、映像信号SVsがイ
ンターレース信号である場合に、どちらのフィールドが
フレームメモリ7のどちらのフィールド部分に書き込ま
れるかは定義できない。しかし、間引き回路5の出力信
号自体がノンインターレース化ざれているので、フレー
ムメモリ7上には、偶奇フィールドの別の概念を持ち込
む必要はなく問題はない. また、11は追い越し判定回路である.この追い越し判
定回路1lでは、後述するように書き込み制御回路8お
よび読み出し制御回路l2からのラインアドレスのMS
Bのデータに基づいて、フレームメモリ7の書き込み、
読み出しが各々どちらのフィールド部分に対してなされ
ているか調べられ、書き込みフィールドを反転する反転
信号!NVが出力される。そして、この反転信号INV
は書き込み制御回路8に供給され、フレームメモリ7の
同一フィールド部分に対して書き込み、読み出しが同時
に起きないように書き込み銅のフィールドが反転制御さ
れる。 書き込み制御回路8には、上述したように同間信号WH
D.WVDの池に、間引き回路5からの書き込みクロッ
クWCK’ 間引き制御回路6からのラインアトレス
のインクリメント18号INC、追い越し判定回路1l
からの反転信号INVが供給され、これらに基づいてフ
レームメモリ7の書き込みアドレスが形成される。 第17図は書き込み制御回路8の具体構成例を示す図で
ある。 同図において、間引き回路5からの書き込みクロックW
CK’はカウンタ8lに供給され、この方ウンタ8lに
は同期分離回#i9からの水平同期信号WHDがリセッ
ト信号として供給される。そして、この方ウンタ8】の
カウント出力が水平方向アドレスとしてフレームメモリ
7に供給される.また、同期分離回路9からの水平同期
信号WHDはカウンタ82にクaツクとして供給される
と共に、この方ウンタ82には同期分離回路9からの垂
直同l#I{g号WVDがリセット信号として供給され
る。また、このカウンタ82には間引き制御回路6から
のインクリメント信号INCがカウンタイネーブル信号
として供給される.そして、カウンタ82のカウント出
力のMSB−1〜LSBはラインアドレス(垂直方向ア
ドレス)のMSB−1〜LSBとしてフレームメモリ7
に供給される。 また、カウンタ82のカウント出力のMSBはエクスク
ルーシブオア回&183の一方の人力端子に供給され、
このエクスクルーシブオア回路83の他方の人力端子に
は追い越し判定回N11からの反転信号INVが供給さ
れる.そして、このエクスクルーシブオア回路83の出
力信号がラインアドレスのMSBとしてフレームメモリ
7に供給される. この場合、追い越し制御回路l1より反転信号INVが
供給されると、エクスクルーシブオア回路83の出力信
号、したがってラインアドレスのMSBの状態が反転し
、これにより書き込み制のフィールドが反転される。ま
た、間引き制御回路6よりインクリメント信号INCが
供給ざれると、カウンタ82はカウント可能な状態とな
ってラインアドレスがインクリメントされる。このとき
、フレームメモリ7に書き込みイネーブル信号WEが供
給されるので、フレームメモリ7は書き込み可能な状態
となる。 また、カウンタ82のカウント出力のMSBは追い越し
判定回路11に供給され、追い越し判定回路l1では、
後述するように読み出しラインアドレスのMSBとの比
較から反転信号INVが形成される. なお、第17図例の書き込み制御回路8は、フレームメ
モリ7を通常のRAMを用いて構成する場合の倒である
が、フレームメモリ7はフィールドメモリ専用のICな
どを用いて構成してもよく、その場合にはより簡単に構
成することができる。 このように書き込み制御回路8で形成される書き込みア
ドレスによって、フレームメモリ7の各々のフィールド
部分には、第18図に示すようにノンインターレース信
号が書き込まれる。第18図は、簡単のため1フィール
ドのライン数が9本の場合を示している。 次に、このようにフレームメモリ7に書き込まれたノン
インターレース信号を、どのように読み出して、親画面
用の映像信号SvII+と合成して出力するかについて
説明する。 第1図において、13はPLL回路等を用いて構成され
た読み出しクロック発生回路である.このクロック発生
回路13で発生される読み出しクロックRCKの周波数
は、子画面の水平方向の長さに彩響する。上述したよう
に、フレームメモリ7の書き込みクロックWCK’は、
表示面積比に応じて書き込みクロックW C Kを分周
して形成されているので、読み出しクロックRCKは、
例えば書き込みクロックWCKと同じ周波数とされる。 これにより子画面は最初に設定した表示面積比で表示さ
れるようになる。 つまり、この読み出しクロックR C Kは、フレーム
メモリ7に洪給される.ここにおいて、フレームメモリ
7は、時間軸圧縮手段として動作することになる。 また、親画面用の映像信号SVmは同間分離回路l4に
供給ざれ、垂直同期信号RVDおよび水平同期信号RH
Dが分離される。これら同期信号RVD.RHDはフィ
ールド判定回路l5に供給される.このフィールド判定
回路15では、同期信号RVD,RHDの位相に基づい
て親画面用の映像信号SVmの偶奇フィールドの判定が
行なわれる。例えば、水平同期信号R H. Dおよび
垂直同期信号RVDの位相が、それぞれ第19図Aおよ
びBに示すように一致しているフィールドは奇数フィー
ルドと判定され、一方、水平同期信号RHDおよび垂直
同期信号RVDの位相が、同図CおよびDに示すように
172水平朋間(H/2)だけずれているフィールドは
偶数フィールトと判定される。この場合、第20図に示
すように、偶数フィールドの走査線が、奇数フィールド
の同一番目の走査線より上にあるものとする。なお、第
20図では、 1フレームのライン数が9本の場合を示
している. このフィールド判定回路l5からの判定信号FDは読み
出し制御回路1日に供給される。この読み出し制御回路
16には同期分離回路14で分離ざれる同IJ!信号R
VD.RHDが供給ざれると共に、クロック発生回路1
3からの読み出しクロックRCKが供給される。そして
、これらに基づいてフレームメモリ7の読み出しアドレ
スが形成され、フレームメモリ7に書き込まれているノ
ンインターレース信号が、親画面用の映像信号SvlI
のインターレース順位に一致するインターレース信号に
変換されて読み出される。 ここにおいて、フレームメモリ7上には、第18図に示
すように、偶数フィールドの第1ラインに相当する走査
線信号が書き込まれていないことに注意する必要がある
. すなわち、親画面用の映像信号SVmとのインターレー
ス順位を一致させるためには、奇数フィールドでは第1
8図の1. 3. 5. ・・・の走査線信号を
、偶数フィールドでは第18図の2.4,6.・・・の
走査線信号を読み出す必要がある。 この場合、フレームメモリ7にはノンインターレース信
号が2フィールド分書き込まれているので、どちらのフ
ィールド部分を親画面用の映像ift号SVmのどちら
のフィールドに割り当てても構わない。つまり、フレー
ムメモリ7の2つのフィールド部分から、交互に親画面
用の映像信号SVmのフィールド判定結果にしたがって
、上述したように信号を読み出すようにされる。 第21図は読み出し制御回路1Gの具体構成例を示す図
である。 同図において、読み出しクロック発生回路l3からの読
み出しクロックR C Kはカウンタ161に供給され
る。このカウンタ161には同間分離回路14からの水
平同IIl1信号RHDが遅延回路l62を介してリセ
ット信号として供給される。そして、このカウンタ16
1のカウント出力は水平方向アドレスとしてフレームメ
モリ7に供給される. この場合、水平同期信号RHDは、子画面水平位置調整
回路163で設定した時間だけ遅延されたのちカウンタ
161に供給されてカウンタ16lがリセットされる。 つまり、このリセットタイミングからフレームメモリ7
の水平方向の読み出しが開始され、子画面の水平方向の
表示開始位置が決められる。 なお、遅延量は、例えば読み出しクロックRCKの1周
朋を単位としてiPJ1!できるように構成される.こ
こで、遅延量が大きくなるほど、子画面の表示位置は右
側となる. また、同朋分離回路14からの水平同門信号RHDはカ
ウンタ164にクロックとして供給される。このカウン
タ164には同期分離回路l4からの垂直同1jll@
号RVDが遅延回路162を介してロード信号として供
給される。また、フィールド判定回路l5からのフィー
ルド判定信号FDはカウンタ164にロードデータのL
SBとして供給ざれる.なお、ロードデータのその辿の
ビットは、例えば低レベル“O T+とされる。上述せ
ずも、フィールド判定信号FDは、例えば奇数フィール
トのときには低レベル“0”とされ、偶数フィールドの
ときには高レベル“1”1とされている。そして、カウ
ンタ164のカウント出力はラインアドレス(垂直方向
アドレス)のMS日−1〜LSB+1としてフレームメ
モリ7に供給される。 また、フィールド判定回路15からのフィールド判定信
号FDはインバータ166に供給れ、このインハータ1
66の出力信号はラインアドレスのMSBおよびLSB
としてフレームメモリ7に洪給される。 この場合、フィールド判定信号FDに応じてラインアド
レスのMSBの状態が変化するので、親画面用の映像信
号SVmの偶奇フィールドに応じて、フレームメモリ7
の2つのフィールド部分より交互に読み出しが行なわれ
る。 また、奇数フィールドの場合には、ラインアトレスの下
位2ビットは最初「Ol」となると共にLSBは「l」
に固定されるので、1. 3. 5.・・・の走査
線信号が順次読み出され、一方、偶数フィールドの場合
には、ラインアドレスの下位2ビットは最初「lO」と
なると共にLSBは「0』に固定されるので、2.
4, 6, −−夢の走査jII信号が順次読み出
される。 またこの場合、垂直同期信号RVDは、子画面里直位置
調整回路167で設定した時間だけ遅延されたのちカウ
ンタ164に供給されてカウンタ164にロードデータ
がロードされる.つまり、このロードタイミングからフ
レームメモリ7の垂直方向の読み出しが開始され、子画
面の垂直方向の表示開始位置が決められる。 また、遅延回路162で遅延された水平同期信号RHD
は子画面長作成回路168に供給され、この作成回路1
68からは、水平同期信号RHDのタイミングより子画
面を表示する期間(例えば、表示面積比が1/4のとき
にはH/2、表示面積比が1/9のときにはH/3等)
だ番九 例えば高レベル“1”となり、その他の朋間は
低レベル“10”となる信号が出力される。そして、こ
の作成回路16Bの出力信号はオア回路160に供給さ
れる。 また、遅延回路165でM延された垂直同期信号RVD
は子画面高作成回路169に供給され、この作成回路1
69からは、垂直同朋信号RVDのタイミングより子画
面を表示する朋間(例えば、表示面積比が1/4のとき
には1/2フィールト′朋間、表示面積比が179のと
きには1/3フィールド期間等)だけ、例えば高レベル
゛l″となり、その池の期間は低レベル“0゛′となる
信号が出力される。そして、この作成回路169の出力
信号はオア回路160に洪給される。 また、インバータ166より出力される読み出しライン
アドレスのMSBは追い越し判定回路1lに供給される
。上述せずも、追い越し判定回路11では読み出しライ
ンアドレスのMSBおよび書き込みラインアドレス(カ
ウンタ82の出力)のMSBが常に監視され、これらが
同一極性となるときには、書き込みフィールドを反転す
る高レベル“1”の反転信号INVが出力される。 なお、第21図例の読み出し制御回路l6は、フレーム
メモリ7として、通常のRAMを用いて構成する場合の
例を示したが、フィールドメモリ専用のICなどを用い
てフレームメモリ7を構成してもよく、その場合にはよ
り簡単な構成とすることができる。 第1図に戻って、上述したようにフレームメモリ7より
読み出される子画面用の映像信号は、D/A変換器17
でアナログ信号とされたのち切換スイッチ2のS側の固
定端子にIP.給される.この切換スイッチ2には、読
み出し制帥回路l6のオア回路160の出力信号が切り
換え制&Il+信号として供給される。そして、この切
換スイッチ2は、オア回路160の出力信号が高レベル
“′l”であるときにはsolに接続され、一方低レベ
ル“O”であるときにはmII1に接続される。上述し
たように、オア回vN160の出力信号は、子画面の表
示期間で高レベル゛1”となり、この期間のみ切換スイ
ッチ2はs 51に接続され、親画面用の映像信号SV
TI+に、フレームメモリ7より読み出される子画面用
の映像信号が挿入される. また、切換スイッチ2の出力信号はモニター受像機18
に供給される。この場合、親画面用の映像信号SVmに
挿入される子画面用の映像信号は、上述したように境界
問題やインターレース不備は生じないので、このモニタ
ー受(II11Bには親画面の一部に子画面が良好に表
示される。 この場合、モニター受像16118は、現行のテレビジ
s:,t受(l m ハ勿論、I DTVやEDTVな
どに対応するものであってもよい。また、扱う映像信号
がハイビジョン信号であるときには、ハイビジョン対応
のものとなる。 なお、上述では色信号に言及していないが、色信号につ
いてもベースバンドに復調してしまえば、上述説明と全
く同様に処理できる.この場合には、適当な復調器、変
調器が処理の前後に付加されることになる。勿論、モニ
ター受像器1日には、ベースバンドのコンポーネント信
号として映像信号を供給してもよく、この場合には、変
調器は不要となる。 いずれにしても、色信号帯域等を考慮して、2つの色差
信号をTCrやTDMすれば、メモリ容量を有効に低減
できる。 このように本例においては、子画面用の映像信号SVs
がインターレースしているか否かに拘らずフレームメモ
リ7の各フィールド部分にはノンインターレース状に書
き込まれる.そして、親画面用の映像信号SVmのフィ
ールド判定結果に基づいて、子画面用の映像信号が親画
面用の映像信号SVmに対して正しいインターレース順
位となるように、フレームメモリ7より子画面用の映像
信号がインターレース変換をしながら読み出される。 したがって、本例によれば、親画面用の映像信号SVa
+と子画面用の映像It信号のインターレース間係は常
に一致し、従来のように子画面用の映像信号SVsのフ
ィールド誤判定によるラインフリッカや2重像妨害等は
発生しない。 また、本例においては、フレームメモリ7の各フィール
ドには、子画面用の映像信号がノンインターレース状に
書き込まれるため、フレームメモリの書き込みフィール
ドと子画面用の映1118号SVsのフィールドを必ず
しも一致させる必要はない。そして、フレームメモリ7
の書き込み、読み出しが各々どちらのフィールドに対し
てなされているか調べられ、フレームメモリ7の同一フ
ィールド部分に対して書き込み、読み出しが同時に起き
ないように書き込み側のフィールドが反転制御される。 従って、従来のように子画面用の映像信号SVsのフィ
ールド誤判定による境界問題は発生しない。 このように本例によれば、書き込み側で子画面用の映像
信号SVsのフィールト゜判定は不要であり、子画面用
の映像信号SVsとして、家庭用VTRからの再生映像
信号等を使用する場合にも、フィールド誤判定による画
質劣化のない良好な子画面を表示することができる. なお、上述実施例においては、親画面用の映像信号SV
mがアナログ信号の形成で人力端子lに供給されるもの
であるが、この映像信号SVmがディジタル化されて入
力端子lに供給されるものとすると、第1図のD/A変
換器l7は不要になり、ディジタル信号のままlI/子
信号が切り換えられてモニター受像11Bに導かれるこ
とになる。 これは本発明をディジタルテレビに有効に利用するため
の一応用例である,ディジタルテレビは周知のようにT
DTV% EDTVなどとして高画質を得ることがで
きるから、上述の応用例はIDTV,EDTVを2画面
化する場合に用いて好適である。 [発明の効果] 以上説明したように、この発明によれば、書き込み側で
のフィールド判定を不要とでき、子画面用の映像信号に
家庭用VTRからの再生映像信号等を使用する場合でも
、フィールド誤判定によるインターレース不備の問題や
境界問題を生じることがなく、画質劣化のない良好な子
画面を表示することができる。
7vの出力信号がフレームメモリ7に書き込まれ、フレ
ームパルスから30+2番目のラインでは切換スイッチ
57vは不定とざれると共に、ラインアドレス制御回路
65よりインクリメント信号TNCは出力されずフレー
ムメモリ7への書き込みが禁止される。 次に、表示面積比が1/l6の場合について説明する, この場合には、表示面積比が1/4の場合の考え方が応
用できる。すなわち、走査&!is数を1/4の場合の
さらに1/2とすればよいので、 1/4の場合と同様
の制御によって、一旦ノンインターレース信号が形成さ
れたのち、2ラインごとに相加平均処理されて走査線数
が1/2とされる。 このように表示面積比が1/1 6のときの処理をする
ための間引き回路5および間引き制御回路6は、例えば
第6図例の切換スイッチ51vの後段に、2ラインごと
に相加平均処理をする回路が付加されて構成される。こ
れにより、表示面積比がl/16の場合にも良好なノン
インターレース信号が形成される。 このように、表示面積比が174の場合とl/16の場
合とでは、第6図例の回路を共通に使用することができ
る。 なお、この表示面積比が1/l6の場合には、1/4の
場合と同様に、ライン数を直接1/4に間引いてノンイ
ンターレース信号を得るようにしてもよい。 以上述べたように、映像信号SVsがいかなる信号であ
っても、子画面の表示面積比が1/4、1/9、l/1
6であれば、間引き回路5でノンインターレース信号が
形成される。 なお、上述したと同擾に構成することにより、表示面積
比が1/4n2 1/9n2 (nは自然数)の関係
を満たす池の場合にも完全なノンインターレース信号を
形成することができる。 ところで、上述の制御では、フレームパルスの泣相に拘
らず、良好にノンインターレース信号が形成される。こ
れは、制御が偶奇、いずれのフィールドからはじまって
も構わないことを意味している。この結果、書き込み側
での映118号SVsのフィールド判定を行なわなくて
も、インターレース信号からノンインターレース信号へ
の変換をすることができる。 次に、水平方向のサンプルレートのlIHjt処理につ
いて説明する。 この場合、折り返し歪みを防止するために、低減された
サンプルレートを満足するナイキスト周波数となるよう
に信号帯域が制限されたのち、サンプル数を所望の数と
なるように間引くことで行なわれる。 例えば、表示面積比が174の場合には1/2に間引か
れ、表示面積比が1/9の場合にはl/3に間引かれ、
表示面積比が1/16の場合には1/4に間引かれる。 上述せずも間引き回路5には、このような水平方向のサ
ンプルレートの低減処理を行なうための回路が付加され
る。 例えば、表示面積比が174の場合には、第6\ 図において、切換スイッチ51vの出力信号はローバス
フィルタ51I1で帯域が制限されたのちDフリップフ
ロップ52hおよび53hの直列回路を介してフレーム
メモリ7に書き込み信号として供給される。 また、書き込みクロック発生回路10からの書き込みク
ロックWCKはDフリップフロップ52hに1共給ざれ
る。また、この書き込みクロックWCKは分周器54h
て2分周されたのちDフリッフ゜フロップ53l1に1
共給されると共に、フレームメモリ7の書き込みクロッ
クとされる。 これにより、Dフリップフロップ5 3 bからは、切
換スイッチ51vより出力されるノンインターレース信
号の各走査線信号のサンプル数が1/2に間引かれて出
力され、これがフレームメモリ7に書き込まれる。 また、表示面積比が1/9の場合には、第16図におい
て、切換スイッチ57vの出力信号はローバスフィルタ
55hで帯域が制限されたのちDフリップフロップ56
hおよび57hの直列回路を介してフレームメモリ7に
書き込み信号として供給ざれる。 また、書き込みクロック発生回路1oからの書き込みク
ロックW C K !,l Dフリップフロップ56h
に供給される。゛また、この書き込みクロックWC K
は分周器58hで3分周ざれたのちDフリップフロツブ
57hに供給されると共に、フレームメモリ7の書き込
みクロックとされる。 以下、表示面積比が1/l6等の場合にも、同様に構成
することにより、水平方向のサンプルレートを低減する
ことができる。 なお、このような低減処理は第6図例、第16図例のよ
うな位置とは別に、間引き回路5の初段に配して、垂直
方向の間引き処理およびノンインターレース信号の形成
処理を行なう前に水平方向の間引き処理を行なうように
してもよい。この場合には、以下の回路部分では分周漫
の書き込みクロックW C K ’が用いられることに
なる。 ま&,LPF5lb.55hなとは必ずしもディジタル
で構成される必要はなく、A/D前のアナログローバス
フィルタで代用させることもできる.この場合は、アナ
ログローバスフィルタの通過帯域を51b.55hなど
と同様にしておけば、51h.55hなどは省略するこ
とができる。 以上のようにして、間引き回路5および間引き制御回路
6によって、水平方向および垂直方向のサンプルレート
の低減処理およびノンインターレース信号の形成処理が
行なわれる。 第1図に戻って、間引き回路5より出力されるノンイン
ターレース信号の各走査線信号はフレームメモリ7に書
き込まれる。 上述したように、書き込み側では、映像信号SVsのフ
ィールド判定は行なわれておらず、映像信号SVsがイ
ンターレース信号である場合に、どちらのフィールドが
フレームメモリ7のどちらのフィールド部分に書き込ま
れるかは定義できない。しかし、間引き回路5の出力信
号自体がノンインターレース化ざれているので、フレー
ムメモリ7上には、偶奇フィールドの別の概念を持ち込
む必要はなく問題はない. また、11は追い越し判定回路である.この追い越し判
定回路1lでは、後述するように書き込み制御回路8お
よび読み出し制御回路l2からのラインアドレスのMS
Bのデータに基づいて、フレームメモリ7の書き込み、
読み出しが各々どちらのフィールド部分に対してなされ
ているか調べられ、書き込みフィールドを反転する反転
信号!NVが出力される。そして、この反転信号INV
は書き込み制御回路8に供給され、フレームメモリ7の
同一フィールド部分に対して書き込み、読み出しが同時
に起きないように書き込み銅のフィールドが反転制御さ
れる。 書き込み制御回路8には、上述したように同間信号WH
D.WVDの池に、間引き回路5からの書き込みクロッ
クWCK’ 間引き制御回路6からのラインアトレス
のインクリメント18号INC、追い越し判定回路1l
からの反転信号INVが供給され、これらに基づいてフ
レームメモリ7の書き込みアドレスが形成される。 第17図は書き込み制御回路8の具体構成例を示す図で
ある。 同図において、間引き回路5からの書き込みクロックW
CK’はカウンタ8lに供給され、この方ウンタ8lに
は同期分離回#i9からの水平同期信号WHDがリセッ
ト信号として供給される。そして、この方ウンタ8】の
カウント出力が水平方向アドレスとしてフレームメモリ
7に供給される.また、同期分離回路9からの水平同期
信号WHDはカウンタ82にクaツクとして供給される
と共に、この方ウンタ82には同期分離回路9からの垂
直同l#I{g号WVDがリセット信号として供給され
る。また、このカウンタ82には間引き制御回路6から
のインクリメント信号INCがカウンタイネーブル信号
として供給される.そして、カウンタ82のカウント出
力のMSB−1〜LSBはラインアドレス(垂直方向ア
ドレス)のMSB−1〜LSBとしてフレームメモリ7
に供給される。 また、カウンタ82のカウント出力のMSBはエクスク
ルーシブオア回&183の一方の人力端子に供給され、
このエクスクルーシブオア回路83の他方の人力端子に
は追い越し判定回N11からの反転信号INVが供給さ
れる.そして、このエクスクルーシブオア回路83の出
力信号がラインアドレスのMSBとしてフレームメモリ
7に供給される. この場合、追い越し制御回路l1より反転信号INVが
供給されると、エクスクルーシブオア回路83の出力信
号、したがってラインアドレスのMSBの状態が反転し
、これにより書き込み制のフィールドが反転される。ま
た、間引き制御回路6よりインクリメント信号INCが
供給ざれると、カウンタ82はカウント可能な状態とな
ってラインアドレスがインクリメントされる。このとき
、フレームメモリ7に書き込みイネーブル信号WEが供
給されるので、フレームメモリ7は書き込み可能な状態
となる。 また、カウンタ82のカウント出力のMSBは追い越し
判定回路11に供給され、追い越し判定回路l1では、
後述するように読み出しラインアドレスのMSBとの比
較から反転信号INVが形成される. なお、第17図例の書き込み制御回路8は、フレームメ
モリ7を通常のRAMを用いて構成する場合の倒である
が、フレームメモリ7はフィールドメモリ専用のICな
どを用いて構成してもよく、その場合にはより簡単に構
成することができる。 このように書き込み制御回路8で形成される書き込みア
ドレスによって、フレームメモリ7の各々のフィールド
部分には、第18図に示すようにノンインターレース信
号が書き込まれる。第18図は、簡単のため1フィール
ドのライン数が9本の場合を示している。 次に、このようにフレームメモリ7に書き込まれたノン
インターレース信号を、どのように読み出して、親画面
用の映像信号SvII+と合成して出力するかについて
説明する。 第1図において、13はPLL回路等を用いて構成され
た読み出しクロック発生回路である.このクロック発生
回路13で発生される読み出しクロックRCKの周波数
は、子画面の水平方向の長さに彩響する。上述したよう
に、フレームメモリ7の書き込みクロックWCK’は、
表示面積比に応じて書き込みクロックW C Kを分周
して形成されているので、読み出しクロックRCKは、
例えば書き込みクロックWCKと同じ周波数とされる。 これにより子画面は最初に設定した表示面積比で表示さ
れるようになる。 つまり、この読み出しクロックR C Kは、フレーム
メモリ7に洪給される.ここにおいて、フレームメモリ
7は、時間軸圧縮手段として動作することになる。 また、親画面用の映像信号SVmは同間分離回路l4に
供給ざれ、垂直同期信号RVDおよび水平同期信号RH
Dが分離される。これら同期信号RVD.RHDはフィ
ールド判定回路l5に供給される.このフィールド判定
回路15では、同期信号RVD,RHDの位相に基づい
て親画面用の映像信号SVmの偶奇フィールドの判定が
行なわれる。例えば、水平同期信号R H. Dおよび
垂直同期信号RVDの位相が、それぞれ第19図Aおよ
びBに示すように一致しているフィールドは奇数フィー
ルドと判定され、一方、水平同期信号RHDおよび垂直
同期信号RVDの位相が、同図CおよびDに示すように
172水平朋間(H/2)だけずれているフィールドは
偶数フィールトと判定される。この場合、第20図に示
すように、偶数フィールドの走査線が、奇数フィールド
の同一番目の走査線より上にあるものとする。なお、第
20図では、 1フレームのライン数が9本の場合を示
している. このフィールド判定回路l5からの判定信号FDは読み
出し制御回路1日に供給される。この読み出し制御回路
16には同期分離回路14で分離ざれる同IJ!信号R
VD.RHDが供給ざれると共に、クロック発生回路1
3からの読み出しクロックRCKが供給される。そして
、これらに基づいてフレームメモリ7の読み出しアドレ
スが形成され、フレームメモリ7に書き込まれているノ
ンインターレース信号が、親画面用の映像信号SvlI
のインターレース順位に一致するインターレース信号に
変換されて読み出される。 ここにおいて、フレームメモリ7上には、第18図に示
すように、偶数フィールドの第1ラインに相当する走査
線信号が書き込まれていないことに注意する必要がある
. すなわち、親画面用の映像信号SVmとのインターレー
ス順位を一致させるためには、奇数フィールドでは第1
8図の1. 3. 5. ・・・の走査線信号を
、偶数フィールドでは第18図の2.4,6.・・・の
走査線信号を読み出す必要がある。 この場合、フレームメモリ7にはノンインターレース信
号が2フィールド分書き込まれているので、どちらのフ
ィールド部分を親画面用の映像ift号SVmのどちら
のフィールドに割り当てても構わない。つまり、フレー
ムメモリ7の2つのフィールド部分から、交互に親画面
用の映像信号SVmのフィールド判定結果にしたがって
、上述したように信号を読み出すようにされる。 第21図は読み出し制御回路1Gの具体構成例を示す図
である。 同図において、読み出しクロック発生回路l3からの読
み出しクロックR C Kはカウンタ161に供給され
る。このカウンタ161には同間分離回路14からの水
平同IIl1信号RHDが遅延回路l62を介してリセ
ット信号として供給される。そして、このカウンタ16
1のカウント出力は水平方向アドレスとしてフレームメ
モリ7に供給される. この場合、水平同期信号RHDは、子画面水平位置調整
回路163で設定した時間だけ遅延されたのちカウンタ
161に供給されてカウンタ16lがリセットされる。 つまり、このリセットタイミングからフレームメモリ7
の水平方向の読み出しが開始され、子画面の水平方向の
表示開始位置が決められる。 なお、遅延量は、例えば読み出しクロックRCKの1周
朋を単位としてiPJ1!できるように構成される.こ
こで、遅延量が大きくなるほど、子画面の表示位置は右
側となる. また、同朋分離回路14からの水平同門信号RHDはカ
ウンタ164にクロックとして供給される。このカウン
タ164には同期分離回路l4からの垂直同1jll@
号RVDが遅延回路162を介してロード信号として供
給される。また、フィールド判定回路l5からのフィー
ルド判定信号FDはカウンタ164にロードデータのL
SBとして供給ざれる.なお、ロードデータのその辿の
ビットは、例えば低レベル“O T+とされる。上述せ
ずも、フィールド判定信号FDは、例えば奇数フィール
トのときには低レベル“0”とされ、偶数フィールドの
ときには高レベル“1”1とされている。そして、カウ
ンタ164のカウント出力はラインアドレス(垂直方向
アドレス)のMS日−1〜LSB+1としてフレームメ
モリ7に供給される。 また、フィールド判定回路15からのフィールド判定信
号FDはインバータ166に供給れ、このインハータ1
66の出力信号はラインアドレスのMSBおよびLSB
としてフレームメモリ7に洪給される。 この場合、フィールド判定信号FDに応じてラインアド
レスのMSBの状態が変化するので、親画面用の映像信
号SVmの偶奇フィールドに応じて、フレームメモリ7
の2つのフィールド部分より交互に読み出しが行なわれ
る。 また、奇数フィールドの場合には、ラインアトレスの下
位2ビットは最初「Ol」となると共にLSBは「l」
に固定されるので、1. 3. 5.・・・の走査
線信号が順次読み出され、一方、偶数フィールドの場合
には、ラインアドレスの下位2ビットは最初「lO」と
なると共にLSBは「0』に固定されるので、2.
4, 6, −−夢の走査jII信号が順次読み出
される。 またこの場合、垂直同期信号RVDは、子画面里直位置
調整回路167で設定した時間だけ遅延されたのちカウ
ンタ164に供給されてカウンタ164にロードデータ
がロードされる.つまり、このロードタイミングからフ
レームメモリ7の垂直方向の読み出しが開始され、子画
面の垂直方向の表示開始位置が決められる。 また、遅延回路162で遅延された水平同期信号RHD
は子画面長作成回路168に供給され、この作成回路1
68からは、水平同期信号RHDのタイミングより子画
面を表示する期間(例えば、表示面積比が1/4のとき
にはH/2、表示面積比が1/9のときにはH/3等)
だ番九 例えば高レベル“1”となり、その他の朋間は
低レベル“10”となる信号が出力される。そして、こ
の作成回路16Bの出力信号はオア回路160に供給さ
れる。 また、遅延回路165でM延された垂直同期信号RVD
は子画面高作成回路169に供給され、この作成回路1
69からは、垂直同朋信号RVDのタイミングより子画
面を表示する朋間(例えば、表示面積比が1/4のとき
には1/2フィールト′朋間、表示面積比が179のと
きには1/3フィールド期間等)だけ、例えば高レベル
゛l″となり、その池の期間は低レベル“0゛′となる
信号が出力される。そして、この作成回路169の出力
信号はオア回路160に洪給される。 また、インバータ166より出力される読み出しライン
アドレスのMSBは追い越し判定回路1lに供給される
。上述せずも、追い越し判定回路11では読み出しライ
ンアドレスのMSBおよび書き込みラインアドレス(カ
ウンタ82の出力)のMSBが常に監視され、これらが
同一極性となるときには、書き込みフィールドを反転す
る高レベル“1”の反転信号INVが出力される。 なお、第21図例の読み出し制御回路l6は、フレーム
メモリ7として、通常のRAMを用いて構成する場合の
例を示したが、フィールドメモリ専用のICなどを用い
てフレームメモリ7を構成してもよく、その場合にはよ
り簡単な構成とすることができる。 第1図に戻って、上述したようにフレームメモリ7より
読み出される子画面用の映像信号は、D/A変換器17
でアナログ信号とされたのち切換スイッチ2のS側の固
定端子にIP.給される.この切換スイッチ2には、読
み出し制帥回路l6のオア回路160の出力信号が切り
換え制&Il+信号として供給される。そして、この切
換スイッチ2は、オア回路160の出力信号が高レベル
“′l”であるときにはsolに接続され、一方低レベ
ル“O”であるときにはmII1に接続される。上述し
たように、オア回vN160の出力信号は、子画面の表
示期間で高レベル゛1”となり、この期間のみ切換スイ
ッチ2はs 51に接続され、親画面用の映像信号SV
TI+に、フレームメモリ7より読み出される子画面用
の映像信号が挿入される. また、切換スイッチ2の出力信号はモニター受像機18
に供給される。この場合、親画面用の映像信号SVmに
挿入される子画面用の映像信号は、上述したように境界
問題やインターレース不備は生じないので、このモニタ
ー受(II11Bには親画面の一部に子画面が良好に表
示される。 この場合、モニター受像16118は、現行のテレビジ
s:,t受(l m ハ勿論、I DTVやEDTVな
どに対応するものであってもよい。また、扱う映像信号
がハイビジョン信号であるときには、ハイビジョン対応
のものとなる。 なお、上述では色信号に言及していないが、色信号につ
いてもベースバンドに復調してしまえば、上述説明と全
く同様に処理できる.この場合には、適当な復調器、変
調器が処理の前後に付加されることになる。勿論、モニ
ター受像器1日には、ベースバンドのコンポーネント信
号として映像信号を供給してもよく、この場合には、変
調器は不要となる。 いずれにしても、色信号帯域等を考慮して、2つの色差
信号をTCrやTDMすれば、メモリ容量を有効に低減
できる。 このように本例においては、子画面用の映像信号SVs
がインターレースしているか否かに拘らずフレームメモ
リ7の各フィールド部分にはノンインターレース状に書
き込まれる.そして、親画面用の映像信号SVmのフィ
ールド判定結果に基づいて、子画面用の映像信号が親画
面用の映像信号SVmに対して正しいインターレース順
位となるように、フレームメモリ7より子画面用の映像
信号がインターレース変換をしながら読み出される。 したがって、本例によれば、親画面用の映像信号SVa
+と子画面用の映像It信号のインターレース間係は常
に一致し、従来のように子画面用の映像信号SVsのフ
ィールド誤判定によるラインフリッカや2重像妨害等は
発生しない。 また、本例においては、フレームメモリ7の各フィール
ドには、子画面用の映像信号がノンインターレース状に
書き込まれるため、フレームメモリの書き込みフィール
ドと子画面用の映1118号SVsのフィールドを必ず
しも一致させる必要はない。そして、フレームメモリ7
の書き込み、読み出しが各々どちらのフィールドに対し
てなされているか調べられ、フレームメモリ7の同一フ
ィールド部分に対して書き込み、読み出しが同時に起き
ないように書き込み側のフィールドが反転制御される。 従って、従来のように子画面用の映像信号SVsのフィ
ールド誤判定による境界問題は発生しない。 このように本例によれば、書き込み側で子画面用の映像
信号SVsのフィールト゜判定は不要であり、子画面用
の映像信号SVsとして、家庭用VTRからの再生映像
信号等を使用する場合にも、フィールド誤判定による画
質劣化のない良好な子画面を表示することができる. なお、上述実施例においては、親画面用の映像信号SV
mがアナログ信号の形成で人力端子lに供給されるもの
であるが、この映像信号SVmがディジタル化されて入
力端子lに供給されるものとすると、第1図のD/A変
換器l7は不要になり、ディジタル信号のままlI/子
信号が切り換えられてモニター受像11Bに導かれるこ
とになる。 これは本発明をディジタルテレビに有効に利用するため
の一応用例である,ディジタルテレビは周知のようにT
DTV% EDTVなどとして高画質を得ることがで
きるから、上述の応用例はIDTV,EDTVを2画面
化する場合に用いて好適である。 [発明の効果] 以上説明したように、この発明によれば、書き込み側で
のフィールド判定を不要とでき、子画面用の映像信号に
家庭用VTRからの再生映像信号等を使用する場合でも
、フィールド誤判定によるインターレース不備の問題や
境界問題を生じることがなく、画質劣化のない良好な子
画面を表示することができる。
第1図はこの発明の一実施例を示す構成図、第2図はイ
ンターレース信号とノンインターレース信号の走査線構
造を示す図、第3図〜第5図は表示面積比が1/4の場
合のインターレース化の説明のための図、第6図は表示
面積比が174の場合の間引き回路および間引き”lV
jE回路のII7ii図、第7図〜第15図は表示面積
比が1/9の場合のインターレース化の説明図、第16
図は表示面積比が1/9の場合の間引き回路および間引
き制御回路の構成図、第17図は書き込み制御回路の構
成図、第18図はフレームメモリの書き込み状態を示す
図、第19図および第20図は偶奇フィールド判定の説
明図、第21図は読み出し制御回路の構成図である。 1. 3・・・入力端子 2・・・切換スイッチ 9. 4 5 6 7 8 1 4 1 0 11 1 2 l 3 l 6 1 6 1 7 l 8 ・A/D変換器 ・間引き回路 ・間引き制御回路 ・フレームメモリ ・書き込み制御回路 ・同門分離回路 ・書き込みクロック発生回路 ・追い越し判定回路 ・読み出し制御回路 ・読み出しクaツク発生回路 ・フィールド判定回路 ・読み出し制御回路 ◆D/A変換器 ・モニター受像機 実施例の溝氏図 第1図
ンターレース信号とノンインターレース信号の走査線構
造を示す図、第3図〜第5図は表示面積比が1/4の場
合のインターレース化の説明のための図、第6図は表示
面積比が174の場合の間引き回路および間引き”lV
jE回路のII7ii図、第7図〜第15図は表示面積
比が1/9の場合のインターレース化の説明図、第16
図は表示面積比が1/9の場合の間引き回路および間引
き制御回路の構成図、第17図は書き込み制御回路の構
成図、第18図はフレームメモリの書き込み状態を示す
図、第19図および第20図は偶奇フィールド判定の説
明図、第21図は読み出し制御回路の構成図である。 1. 3・・・入力端子 2・・・切換スイッチ 9. 4 5 6 7 8 1 4 1 0 11 1 2 l 3 l 6 1 6 1 7 l 8 ・A/D変換器 ・間引き回路 ・間引き制御回路 ・フレームメモリ ・書き込み制御回路 ・同門分離回路 ・書き込みクロック発生回路 ・追い越し判定回路 ・読み出し制御回路 ・読み出しクaツク発生回路 ・フィールド判定回路 ・読み出し制御回路 ◆D/A変換器 ・モニター受像機 実施例の溝氏図 第1図
Claims (3)
- (1)第1の映像信号による親画面の所定位置に第2の
映像信号による子画面を表示する2画面テレビにおいて
、 上記第2の映像信号の書き込み、読み出しが行なわれる
と共に、この書き込み、読み出しを非同期で制御できる
フレームメモリと、 上記フレームメモリに上記第2の映像信号がノンインタ
ーレース状に書き込まれるように上記第2の映像信号を
間引く間引き手段と、 上記フレームメモリに書き込まれている上記第2の映像
信号を書き込み時より高速のクロックを用いて読み出し
て時間軸圧縮をする時間軸圧縮手段と、 上記第1の映像信号に対してフィールドの判定をするフ
ィールド判定手段と、 このフィールド判定手段の判定結果に基づき、上記第2
の映像信号が上記第1の映像信号に対して正しいインタ
ーレース順位となるように、上記フレームメモリより上
記第2の映像信号をノンインターレース状態からインタ
ーレース変換をしながら読み出すように制御する読み出
し制御手段とを備えることを特徴とする2画面テレビ。 - (2)第1の映像信号による親画面の所定位置に第2の
映像信号による子画面を表示する2画面テレビにおいて
、 上記第2の映像信号の書き込み、読み出しが行なわれる
と共に、この書き込み、読み出しを非同期で制御できる
フレームメモリと、 上記フレームメモリに上記第2の映像信号がノンインタ
ーレース状に書き込まれるように上記第2の映像信号を
間引く間引き手段と、 上記フレームメモリに書き込まれている上記第2の映像
信号を書き込み時より高速のクロックを用いて読み出し
て時間軸圧縮をする時間軸圧縮手段と、 上記フレームメモリより1フィールド分の読み出しが完
了するまで当該フィールドの書き込みを行なわないよう
に制御する書き込み制御手段とを備えることを特徴とす
る2画面テレビ。 - (3)第1の映像信号による親画面の所定位置に第2の
映像信号による子画面を表示する2画面テレビにおいて
、 上記第2の映像信号の書き込み、読み出しが行なわれる
と共に、この書き込み、読み出しを非同期で制御できる
フレームメモリと、 上記フレームメモリに上記第2の映像信号がノンインタ
ーレース状に書き込まれるように上記第2の映像信号を
間引く間引き手段と、 上記フレームメモリに書き込まれている上記第2の映像
信号を書き込み時より高速のクロックを用いて読み出し
て時間軸圧縮をする時間軸圧縮手段と、 上記第1の映像信号に対してフィールドの判定をするフ
ィールド判定手段と、 この上記フィールド判定手段の判定結果に基づき、上記
第2の映像信号が上記第1の映像信号に対して正しいイ
ンターレース順位となるように、上記フレームメモリよ
り上記第2の映像信号をノンインターレース状態からイ
ンターレース変換をしながら読み出すように制御する読
み出し制御手段と、 上記フレームメモリより1フィールド分の読み出しが完
了するまで当該フィールドの書き込みを行なわないよう
に制御する書き込み制御手段とを備えることを特徴とす
る2画面テレビ。
Priority Applications (10)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1152526A JP2736441B2 (ja) | 1989-06-15 | 1989-06-15 | 2画面テレビ |
US07/536,723 US5043811A (en) | 1989-06-15 | 1990-06-12 | Scanning line number converting device for video signal, and down-converter and picture-in-picture TV receiver using the same |
KR1019900008600A KR930004307B1 (ko) | 1989-06-15 | 1990-06-12 | 영상 신호의 주사선 수 변환 장치, 이것을 사용한 다운 컨버터 및 그 화면 텔레비젼 수상기 |
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- 1989-06-15 JP JP1152526A patent/JP2736441B2/ja not_active Expired - Lifetime
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