JPH03165397A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH03165397A JPH03165397A JP1304984A JP30498489A JPH03165397A JP H03165397 A JPH03165397 A JP H03165397A JP 1304984 A JP1304984 A JP 1304984A JP 30498489 A JP30498489 A JP 30498489A JP H03165397 A JPH03165397 A JP H03165397A
- Authority
- JP
- Japan
- Prior art keywords
- level
- bit line
- write
- write control
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000015654 memory Effects 0.000 abstract description 6
- 230000010354 integration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体記憶装置に関し、特に外部のデータ
の書き込みの高速化に関する。
の書き込みの高速化に関する。
（従来の技術）
近年の半導体記憶装置の進歩は著しいものがあり、ＲＡ
Ｍ、ＲＯＭその他のメモリとも、３年に４倍の集積度と
なるように集積度が進み、また着実な高速化が行なわれ
ている。しかし、ＣＰＵの高速化や画像処理へのメモリ
の応用など、さらなる高速化の要求は後を絶たないのが
現状である。
Ｍ、ＲＯＭその他のメモリとも、３年に４倍の集積度と
なるように集積度が進み、また着実な高速化が行なわれ
ている。しかし、ＣＰＵの高速化や画像処理へのメモリ
の応用など、さらなる高速化の要求は後を絶たないのが
現状である。
このような状況の下、たとえばＤＲＡＭでは、高速ベー
ジモードやスタティックフラムモード、拡張ニブルモー
ドなど１行分のデータの様々な高速シリアルアクセスモ
ードが提供されている。
ジモードやスタティックフラムモード、拡張ニブルモー
ドなど１行分のデータの様々な高速シリアルアクセスモ
ードが提供されている。
（発明が解決しようとする課題）
しかしながら、これらはいずれもシリアルアクセスであ
り、パラレルアクセスの速度には及ばない。
り、パラレルアクセスの速度には及ばない。
そこで、この発明の目的は、上記の問題点に鑑み、同一
のデータであれば１行分をパラレルに書き込むことがで
き、したがって高速にアクセスできる半導体記憶装置を
提供することにある。
のデータであれば１行分をパラレルに書き込むことがで
き、したがって高速にアクセスできる半導体記憶装置を
提供することにある。
（課題を解決するための手段）
上記目的を達成するために、この発明の半導体記憶装置
は、外部からの書き込みデータに対応する信号が入力さ
れ、書き込み制御信号に同期して上記入力された信号に
対応した信号を出力をする書き込み制御回路と、この書
き込み制御回路の出力に応じて、複数のビット線対の６
対の一方にビット線のプリチャージ電圧と異なる電圧を
与えるか、あるいは複数のビット線対の６対の双方にビ
ット線のプリチャージ電圧と異なる２種類の電圧を与え
る複数の書き込み回路とを備えたことを特徴としている
。
は、外部からの書き込みデータに対応する信号が入力さ
れ、書き込み制御信号に同期して上記入力された信号に
対応した信号を出力をする書き込み制御回路と、この書
き込み制御回路の出力に応じて、複数のビット線対の６
対の一方にビット線のプリチャージ電圧と異なる電圧を
与えるか、あるいは複数のビット線対の６対の双方にビ
ット線のプリチャージ電圧と異なる２種類の電圧を与え
る複数の書き込み回路とを備えたことを特徴としている
。
（作用）
書き込み制御回路の出力が複数の書き込み回路に共通に
ｆｌｌ用され、各書き込み回路に接続されているそれぞ
れの記憶素子に同時に書き込みが行なイつれる。
ｆｌｌ用され、各書き込み回路に接続されているそれぞ
れの記憶素子に同時に書き込みが行なイつれる。
（実施例）
以下、この発明の半導体記憶装置を実施例により詳細に
説明する。
説明する。
第１図は、この発明の一実施例のＤＲＡＭにおける１行
パラレル書き込み回路の構成を示している。第１図にお
いて、ｌは書き込み制御回路、２は書き込み回路、３は
センスアンプ、４は記憶素子であり、第１図には書き込
み回路２、センスアンプ３、記憶素子４及びビット線対
ＢＬ、ＢＬ＃等で構成される回路を１組しか示してない
が、このような回路が、書き込み制御回路１の出力線０
ＵＴＩ、０ＵＴ２及びワード線ＷＬに対して複数個並列
に接続されている。１１はインバータ、１２及び１３は
Ａ Ｎ Ｄ （論理積）ゲート、２１及び２２はＮＭＯ
６Ｉ−ランジスタである。
パラレル書き込み回路の構成を示している。第１図にお
いて、ｌは書き込み制御回路、２は書き込み回路、３は
センスアンプ、４は記憶素子であり、第１図には書き込
み回路２、センスアンプ３、記憶素子４及びビット線対
ＢＬ、ＢＬ＃等で構成される回路を１組しか示してない
が、このような回路が、書き込み制御回路１の出力線０
ＵＴＩ、０ＵＴ２及びワード線ＷＬに対して複数個並列
に接続されている。１１はインバータ、１２及び１３は
Ａ Ｎ Ｄ （論理積）ゲート、２１及び２２はＮＭＯ
６Ｉ−ランジスタである。
プリチャージ状態では書き込み制御信号φｐが“Ｌ“レ
ベルであり、ＡＮＤゲート１２．１３の出力はいずれら
“Ｌ”レベルとなる。従って、Ｎ Ｍ ＯＳトランジス
タ２１．２２はいずれら非導通状態となっている。
ベルであり、ＡＮＤゲート１２．１３の出力はいずれら
“Ｌ”レベルとなる。従って、Ｎ Ｍ ＯＳトランジス
タ２１．２２はいずれら非導通状態となっている。
書き込み動作に入ると、入力信号ＤＩＮには入力データ
に対応した”Ｉ４”レベルまたは“Ｌ”レベルが与えら
れる。その後、制御信号φｐが“Ｈ”レベルに立ち上が
ると、入力信号ＤＩＮが“Ｈ”レベルであればＮＭＯＳ
トランジスタ２２が導通状態となって、ビット線ＢＬ＃
がＧＮＤレベルへ引き落とされる。一方、入力信号ＤＩ
Ｎが“Ｌ”レベルであればＮＭＯＳトランジスタ２１か
導通状態となって、ヒツト線ＢＬがＧ Ｎ Ｄレベルに
引き落とされる。いずれの場合も、引き落とされなかっ
たビット線は、元のプリチャージ状態のレベル（通常１
／２Ｖｃｃレベルが用いられる）に保持される。
に対応した”Ｉ４”レベルまたは“Ｌ”レベルが与えら
れる。その後、制御信号φｐが“Ｈ”レベルに立ち上が
ると、入力信号ＤＩＮが“Ｈ”レベルであればＮＭＯＳ
トランジスタ２２が導通状態となって、ビット線ＢＬ＃
がＧＮＤレベルへ引き落とされる。一方、入力信号ＤＩ
Ｎが“Ｌ”レベルであればＮＭＯＳトランジスタ２１か
導通状態となって、ヒツト線ＢＬがＧ Ｎ Ｄレベルに
引き落とされる。いずれの場合も、引き落とされなかっ
たビット線は、元のプリチャージ状態のレベル（通常１
／２Ｖｃｃレベルが用いられる）に保持される。
次に、ワード線ＷＬを立ち上げた後、センスアップ３を
動作させ、ビット線対ＢＬ、ＢＬ＃のレベルを記憶素子
４に書き込むのに十分なレベルに増幅して書き込みを行
なう。最後にワード線ＷＬを立ち下げ、記憶素子４への
書き込み動作を終了する。
動作させ、ビット線対ＢＬ、ＢＬ＃のレベルを記憶素子
４に書き込むのに十分なレベルに増幅して書き込みを行
なう。最後にワード線ＷＬを立ち下げ、記憶素子４への
書き込み動作を終了する。
以上の動作により、ワード線ＷＬに接続されている複数
の記憶素子４，４ ・は、共通の書き込み制御回路■の
出力に応じて同時に、すなわちパラレルに書き込みが行
なわれる。
の記憶素子４，４ ・は、共通の書き込み制御回路■の
出力に応じて同時に、すなわちパラレルに書き込みが行
なわれる。
なお、第２図に示すように、書き込み回路２にＰＭＯＳ
Ｉ−ランジスタ２３，２４を追加して、ビット線の一方
をＧＮＤレベル、他方をＶｃｃレベルにするようにして
もよい。また書き込み制御回路１のアンドゲート１２．
１３をオアゲートに変更し、制御信号φｐの“Ｉ４“ま
たはＬ”のレベル設定を逆にしたり、書き込み回路２の
ＮＭＯＳトランジスタ２１．２２の代わりにＰＭＯＳト
ランジスタを使用し、ビット線ＢＬ、ＢＬ＃のレベルを
ＧＮＤからＶｃｃにしたりするなど、回路構成を適宜変
更してら良い。
Ｉ−ランジスタ２３，２４を追加して、ビット線の一方
をＧＮＤレベル、他方をＶｃｃレベルにするようにして
もよい。また書き込み制御回路１のアンドゲート１２．
１３をオアゲートに変更し、制御信号φｐの“Ｉ４“ま
たはＬ”のレベル設定を逆にしたり、書き込み回路２の
ＮＭＯＳトランジスタ２１．２２の代わりにＰＭＯＳト
ランジスタを使用し、ビット線ＢＬ、ＢＬ＃のレベルを
ＧＮＤからＶｃｃにしたりするなど、回路構成を適宜変
更してら良い。
（発明の効果）
以上より明らかなように、この発明の半導体記憶装置は
、外部からの書き込みデータに対応する信号が入力され
、書き込み制御信号に同期して上記入力された信号に対
応した信号を出力する書き込み制御回路と、この暦き込
み制御回路の出力に応じて、複数のビット線対の一方に
ビット線のプリチャージ電圧と異なる電圧を与えるか、
あるいは複数のビット線対の６対の双方にビット線のプ
リチャージ電圧と顕なる２種類の電圧を与える複数の書
き込み回路とを備えているので、同一のデータであれば
１行分をパラレルに書き込むことができ、したがって高
速にアクセスすることができる。また、テスト時間の短
縮を図ることができる。
、外部からの書き込みデータに対応する信号が入力され
、書き込み制御信号に同期して上記入力された信号に対
応した信号を出力する書き込み制御回路と、この暦き込
み制御回路の出力に応じて、複数のビット線対の一方に
ビット線のプリチャージ電圧と異なる電圧を与えるか、
あるいは複数のビット線対の６対の双方にビット線のプ
リチャージ電圧と顕なる２種類の電圧を与える複数の書
き込み回路とを備えているので、同一のデータであれば
１行分をパラレルに書き込むことができ、したがって高
速にアクセスすることができる。また、テスト時間の短
縮を図ることができる。
第１図及び第２図は、それぞれこの発明の半導体記憶装
置の一実施例のＤＲＡＭを示す構成図である。 ■・・書き込み制御回路、２・・書き込み回路、３・・
センスアンプ、４・・記憶素子、Ｂ Ｌ 、１３ Ｌ
＃ ビット線対、ＷＬ・ワード線。
置の一実施例のＤＲＡＭを示す構成図である。 ■・・書き込み制御回路、２・・書き込み回路、３・・
センスアンプ、４・・記憶素子、Ｂ Ｌ 、１３ Ｌ
＃ ビット線対、ＷＬ・ワード線。
Claims (1)
- （１）外部からの書き込みデータに対応する信号が入力
され、書き込み制御信号に同期して上記入力された信号
に対応した信号を出力をする書き込み制御回路と、 この書き込み制御回路の出力に応じて、複数のビット線
対の各対の一方にビット線のプリチャージ電圧と異なる
電圧を与えるか、あるいは複数のビット線対の各対の双
方にビット線のプリチャージ電圧と異なる２種類の電圧
を与える複数の書き込み回路とを備えたことを特徴とす
る半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1304984A JP2613656B2 (ja) | 1989-11-24 | 1989-11-24 | 半導体記憶装置 |
| US07/944,719 US5245579A (en) | 1989-11-24 | 1992-09-14 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1304984A JP2613656B2 (ja) | 1989-11-24 | 1989-11-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03165397A true JPH03165397A (ja) | 1991-07-17 |
| JP2613656B2 JP2613656B2 (ja) | 1997-05-28 |
Family
ID=17939674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1304984A Expired - Fee Related JP2613656B2 (ja) | 1989-11-24 | 1989-11-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2613656B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6159698A (ja) * | 1984-08-30 | 1986-03-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01165093A (ja) * | 1987-12-21 | 1989-06-29 | Toshiba Corp | 半導体メモリ |
| JPH01178196A (ja) * | 1988-01-07 | 1989-07-14 | Toshiba Corp | 半導体メモリ |
-
1989
- 1989-11-24 JP JP1304984A patent/JP2613656B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6159698A (ja) * | 1984-08-30 | 1986-03-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01165093A (ja) * | 1987-12-21 | 1989-06-29 | Toshiba Corp | 半導体メモリ |
| JPH01178196A (ja) * | 1988-01-07 | 1989-07-14 | Toshiba Corp | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2613656B2 (ja) | 1997-05-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20080227 Year of fee payment: 11 |
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