JPH03154412A - 増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要］ 高速化と過電流保護を図った増幅回路に関し、高速化、
過大電流阻止の点で満足のできる増幅回路を提供するこ
とを目的とし、 入力信号を受ける第１の増幅段と、第１の増幅段の出力
を受け、本増幅回路の出力を生じる第２の増幅段と、第
１の増幅段の出力を受け、出力端が定電流源に接続され
た第３の増幅段と、該第３の増幅段と定電流源との接続
点と第１の増幅段との間に接続された帰還回路とを備え
、第２、第３の増幅段の出力電流は一定比に設定され、
帰還回路は前記接続点の電位が一定値以上または一定値
以下のいずれかの場合にのみ第１の増幅段の出力を制御
するよう構成する。

〔産業上の利用分野〕

本発明は、高速化と過電流保護を図った増幅回路に関す
る。

近年の各種集積回路（ＬＳＩ）には高速性や、周辺回路
駆動のための大電流駆動能力が要求されている。これは
ディジタルＬＳＩだけでな（、アナログＬＳＩでもそう
である。

アナログ回路の高速化、大電流駆動化には、−般的には
オペアンプなどの増幅器の高速化、大電流駆動化をする
必要がある。また大電流駆動化に当っては電流制限機能
を持たせて、負荷短絡などの過負荷時の過電流に対して
ＬＳＩ自身や周辺回路の保護を図る必要がある。

〔従来の技術〕

第６図は差動増幅回路（比較器）の−例を示す。

Ｔ、、Ｔ、は差動対のＮチャネル駆動トランジスタ、Ｔ
、、Ｔ、はＰチャネル負荷トランジスタでカレントミラ
ーを構成する。Ｔ、は出力段のＰチャネルトランジスタ
で、Ｉ＝、Ｌは定電流源である。十ＩＮ、−■Ｎは正、
負側入力、ＯＵＴは出力である。

この回路では−ＩＮ＞＋ＩＮならＴ１オン、Ｔ２オン、
ノードＮ、のレベルは上昇、Ｔ、はオフ、出力ＯＵＴは
Ｌレベルであり、逆に−ＩＮ＜＋ＩＮならＴｔオフ、Ｔ
２オン、ノードＮ３のレベルは下降、Ｔ、オン、出力Ｏ
ＵＴはＨレベルである。

なお比例領域では上記オン、オフはそのオン、オフの程
度を増大することをいう。

第７図に示すようにこの回路に過大な差入力電圧Ｖ　（
−ＩＮ）　　Ｖ　（４１１１が加わると、Ｔ、オン、Ｔ
２オンで、トランジスタＴ１が定電流源１１の全出力電
流を流し、トランジスタＴ２の電流■１□は０になる。

トランジスタＴＩの電流はトランジスタＴ、の電流であ
り、そしてＴ　３　、Ｔ　ａはカレントミラーを構成し
ているから、Ｔ、の電流はＴ３の電流に比例する（本例
では同じ値）。従ってトランジスタＴ４の電流ＩＴ４は
第７図（３）の如くなろうとするが、Ｔ２オンであるか
らこの電流は流れることができない。唯Ｔ４は強くドラ
イブされてドレイン・ソース間電圧降下かほず０になり
、ノードＮ３の電位ＶＭ３は電源■Ｄｌ１１へ上昇する
。これでＴ、はオフになり出力電圧■。８．は■。本例
ではＯＶになる。

過大な差入力は図示のように一瞬にして終了し、以後は
入力差がＯになったとすると、トランジスタＴ、、Ｔ、
は共にオンで、本例では共に１／２を流す。これはＴ、
、Ｔ、が流す電流でもある。ノードＮ、は過大差入力で
■。ヘトライブされ、差入力０ではそれより低い電位へ
下降するが、Ｉ、４＝ＩＴ！ではノードＮ３の充電電荷
を中々排出できず、第７図（４）に示すようにノードＮ
、の電位ＶＮ３の下降は長引く。そしてやがて■１が■
。−■い以下になるとき（■いはトランジスタＴ、の閾
値電圧）Ｔ、はオンして電流Ｉｔｓを流し始め、ＶＯｔ
ｌＴは上昇する。

このように増幅器に過大な入力が入ると増幅器内部電圧
が正常な動作範囲を逸脱してしまい、その復旧に時間が
か＼る、その間は正常動作を行なえず、高速動作が阻害
される、という問題がある。

これに対しては従来は第８図に示す如き対策をとってい
る。即ち第８図（ａ）ではノードＮ、、Ｎ、間に逆並列
接続のダイオードＤ、、Ｄ、を接続し、ノードＮ３の振
幅を制限して、高速化を図っている。

なおＮ、のｖＤＤへの振幅の制限にはダイオードＤ１の
みでよい。また同図（５）ではノードＮ、、Ｎ、と電源
低電位側Ｖ　ｓｓとの間に電流源！、、１．を挿入して
、過大入力によるＴ、またはＴ２のカットオフ時にＴ　
ｚ、　Ｔ　ａが無電流になるのを避け、ノードＮ２゜Ｎ
、の電位上昇が過大になるのを防止する。また同図（Ｃ
）ではノードＮｚ、ＮｚとＮｔ　との間にトランジスタ
Ｔ　ａ　、　Ｔ　”ｒを接続し、これを−ＩＮ、＋ＩＮ
で制御して、Ｔ＋オフ時にはＴ、をオンにし、そしてＴ
！オフ時にはＴ、をオンにして、トランジスタＴ　ｓ　
、Ｔ　ａが無電流になるのを避け、ノードＮ２Ｎ、の過
大電位上昇を阻止する。なお全図を通してそうであるが
、他の図と同じ部分には同じ符号が付しである。

しかしながら（ａ）では、ＣＭＯＳ　ＩＣではダイオー
ドＤｔ、Ｄｉが接合型であると寄生サイリスタを形成さ
せてラッチアップ現象の発生を招くのでＭＯＳダイオー
ドにせざるを得ないなどの制約があり、また■）（Ｃ）
では直接的な振幅制限ではないので効果が充分でなく、
高速化が不充分である。

次に、負荷短絡などでは過大出力電流が流れ、出力段ト
ランジスタを損傷する等の問題がある。

小電流ＦＥＴなどではその飽和特性で負荷電流が抑えら
れてしまうので負荷短絡は余り問題でないが、大電流駆
動能力を持った回路ではこれは問題である。

第９図にエミッタホロアでの過電流保護対策の例を示す
。Ｑ１〜Ｑ、は入力段の差動対を構成するバイポーラト
ランジスタで、正、負側入力子ＩＮ、−ＩＮはトランジ
スタＱ、、Ｑ、のベースに入力する。トランジスタＱ、
、Ｑ、はカレントミラーを構成する。■、〜■、は定電
流源で、バイポーラトランジスタＱ　ｌｏ〜Ｑ　＋　ｚ
は出力段を、Ｑ、〜Ｑ。

はその駆動段を構成する。Ｃ１はコンデンサ、Ｒ１は抵
抗、Ｄ、〜Ｄ、はダイオード、Ｑｌ、はバイポーラトラ
ンジスタで、これらのＲ１とＱ　＋　ｘが過電流保護を
行なう。

即ち負荷電流が大になり、抵抗Ｒ１の電圧降下が大にな
ると、トランジスタＱ　！　３がオンになり、ダーリン
トン接続トランジスタＱ、、、Ｑｌのベース電流をバイ
パスする。このためトランジスタＱ　Ｉ。

Ｑ、はオフ側に駆動され、負荷電流が過大になるのが阻
止される。詳しくは１．トランジスタのベース・エミッ
タ間電圧をＶＩＩ！、負荷電流をＩとすると、■□＞Ｉ
ＲＩ　でＱ　ｔ　ｚがオン、Ｑ　ｌ　３のコレクタエミ
ッタ電圧を■。とするとＶｃｉ＜２Ｖ□＋ＩＲ。

であるからＱｌ。、Ｑ、１はオフ側に駆動され、しかし
オフになるとＲ，Ｉ＝ＯでＱ　＋　３オフであるからＱ
　ｌｏ　ｒ　Ｑ　＋　＋がオンになり、結局ＶＩＥ＝Ｉ
ＲＩ程度の負荷電流■に制限される。

この第９図の回路は電流制限を確実に行なうが、これは
バイポーラトランジスタ回路であり、ＣＭＯＳ回路では
ない。ＣＭＯＳ増幅器では、ソースホロア（バイポーラ
のエミッタホロアに相当）は出力インピーダンスがバイ
ポーラはど下がらないので第９図相当の回路は用いられ
ていない。ＣＭＯＳでは第６図のトランジスタＴｓ、電
流源Ｉ２の電流を大きくして大電流駆動能力を持たせる
。

〔発明が解決しようとする課題〕

ＣＭＯＳ増幅器の高速化を図る第８図（ａ）の方式では
保護用ダイオードＤｔ、Ｄｚに難があり、同図（ｂ）　
（Ｃ）の方式では効果が充分でない。また過大電流制限
はバイポーラトランジスタ増幅器には充分なものがある
が、ＣＭＯＳ増幅器には満足できるものがない。

本発明はか＼る点を改善し、高速化、過大電流阻止の点
で満足のできる増幅回路を提供することを目的とするも
のである。

〔課題を解決するための手段〕

第１図に示すように本発明では第１〜第３の増幅段１０
，１２．１４と、定電流源１８、帰還回路１６で増幅回
路を構成する。

第１の増幅段ｌＯは入力信号ＩＮを受け、出力は第２、
第３の増幅段１２．１４へ与える。第２の増幅段の出力
が本増幅回路の出力ＯＵＴになり、第３の増幅段１４の
出力は定電流源１８と帰還回路１６の入力端へ接続され
、帰還回路１６の出力は第１の増幅段１０へ接続される
。

第２、第３の増幅段１２．１４は、出力電流が互いに一
定の比の関係にあるように設定される。

帰還回路１６はその入力が一定値以上または以下の場合
にのみ第１の増幅段の出力を制御する。第１、第３の増
幅段１０，１４、定電流源１８、帰還回路１６は、負帰
還制御系になっている。

〔作用〕

この回路では入力信号ＩＮを増幅段１０．１２で増幅し
て出力ＯＵＴとし、増幅段１４を含む帰還系が増幅段１
０の出力を制御する。

増幅段１２．１４の出力信号は電流で得られ、これらの
出力電流は一定比の関係にあり、増幅段１４と定電流源
１８との接続点であるノードＮの電圧は、増幅段１４の
出力電流と定電流源１の電流との差により定まる。この
ノードＮの電圧が帰還回路１６を通して増幅段１０に帰
還され、該帰還回路は電圧が高い場合または低い場合の
いずれかの場合のみ増幅段を制御する。

今、増幅段１２．１４の出力電流をＩ　ＴＳ＋　　Ｉ　
Ｔａとし、Ａを定数とするとＩ　ｙｓ　””　Ａ　Ｉ　
ｔｓである。また定電流源１８の電流を■、とし、ノー
ドＮの電圧を■とすると、■はＩ□−■、〉０のとき高
い電圧、Ｉ　Ｔｌ１−　Ｉ　Ｓ＜’　０のとき低い電圧
になる。帰還回路１６は、■　■が高電圧のとき制御、
または■　Ｖが低電圧のとき制御し、■では出力端から
の吐き出し電流の最大値を制限しまたは増幅段１２の電
流吸込み側トランジスタのカットオフを防止して高速化
を図り、■では吸い込み電流の最大値を制限しまたは増
幅段１２の電流吐き出し側トランジスタのカットオフを
防止して高速化を図る。

〔実施例〕

第２図、第４図に本発明の実施例を示す。第６図と比較
すれば明らかなようにこれらの図では、Ｐチャネルトラ
ンジスタＴ、と定電流源Ｉ、が付加されており、そして
更に第２図ではＰチャネルトランジスタＴ、が、第４図
ではＮチャネルトランジスタＴ１゜が付加されている。

Ｔ１〜Ｔ４．ＩＩは第１図の増幅段１０に、Ｔ、、Ｉ、
は増幅段１２に、Ｔ、、！、は増幅段１４と定電流源１
８に相当し、そして第１図の帰還回路１６は第２図のＴ
９、第４図のＴ１゜に相当する。

第２図は出力段トランジスタＴ、のカットオフを防いで
、高速化を図るものである。第３図の波形図を参照しな
がらこれを説明すると、過大入力がＶ　（＋−ＩＮ）　
＜　Ｖ　（−ＩＮ）の方向で入ると、Ｔ１オン、Ｔ２オ
フとなり、カレントミラーＴ３．Ｔ、が共に電流Ｉｔを
流そうとするため、トランジスタＴ４の電圧降下が減少
してノードＮ３が電源■、。へ向かって上昇する。この
ためトランジスタＴ　ｓ　、　Ｔ　ａがオフとなり（比
例領域ではオン、オフは、オンオフの程度の増大をいう
）、Ｉｓ＜１２に設定しておくので出力ＯＵＴの電圧Ｖ
。ＬＩＴの低下が急激で、ノードＮ、（第１図のＮに相
当）の電圧ＶＮ４の低下はこれより緩やかである。この
ノードＮ４の電圧ＶＮ４がノードＮ、の電圧■。より、
トランジスタＴ９の闇値電圧以上下ると、該トランジス
タＴ、がオンになり、Ｖ、ｌｆｆの電位上昇を抑制する
。

トランジスタＴ、の電流Ｉ□が定電流源■、の電流と等
しくなるときＩ□＋ＶＮ３などの変化がとまり、安定す
る。このとき■。ＬＩＴははイＶ　ｔｓである。

過大入力の継続中この状態が続き（振り切れている）、
過大入力がなくなると復旧する。過大入力時にもＴ　ｓ
　、　Ｔ　ａがカットオフしないので、この復旧は速や
かである。

トランジスタＴ　ｓ　、　Ｔ　ｓの電流増幅率βＳ、β
Ｂはβ５／β１ｌ＝Ａ／１にし、Ｉ　Ｓ””　Ｉ　ｚ／
Ａ−αくＩ！／Ａとしておく。

第４図は出力段トランジスタＴ、の電流を制限して保護
を図るものである。出力端ＯＵＴから負荷への吐き出し
電流をＩ。ＩＪＴとすると、Ｉ（ＩＬＩＴの増加でトラ
ンジスタＴ、の電流Ｉｔｓが増加し、■。。。

が下る。第５図（８）に示すようにこの増幅回路は出力
端ＯＵＴから入力端−ＩＮへ帰還がか−っているので、
■。、ＪＴの低下はＴ１オフ、Ｔ２オン側にドライブし
、ノードＮ、の電圧Ｖｌｌｌが下って電流ＩＴＳを増加
させる。こうして上記Ｉ。ｕｔの増加に見合うゲート電
圧にする制御が働く。この結果は、トランジスタＴｌｌ
の電流ＩＴ８の増加を招き、定電流源Ｉｓの電流を越え
るとノードＮ４の電位ＶＮ４が上昇する。このためトラ
ンジスタＴＩＯがオンになり、ノードＮ！の電位を下げ
、ノードＮ１の電位を上昇させる。これによりトランジ
スタＴ、の電流が増加、Ｔ２の電流が減少し、Ｎ３の電
位を上昇させ、トランジスタＴｓ、Ｔ、の電流増加を抑
制する。つまり出力電流Ｉ。ｏ７を抑制する。

第５図（１）〜（７）の波形図は負荷抵抗ＲＬの変化に
対する各都電圧、電流の変化を示している。負帰還によ
り出力電圧Ｖ。Ｕ？はＲ１の変化に拘わらず一定である
が、ある値を越えてＲＬが小になると出力電圧■。Ｕ？
は減少し、負荷電流Ｉ。Ｕアは一定になる（本回路では
か−る制御が行なわれる）。

この状態ではＶＨ２は低い一定値であり、ＩＴＳ＋　Ｉ
ＴＢ＋ＶＮ４＋　　ｉ’＋’＋。は高い一定値をとる。

負荷抵抗ＲＬが上記ある値以上であると、出力電圧■。

０アは一定値已になり、負荷電流Ｉ。Ｕｌは負荷抵抗Ｒ
Ｌの増大に伴なって減少、■８．は漸増、Ｉ　ＴＳ＋　
　Ｉ　ＴＢは漸減し、ＶＯ２が所定値以下になった所で
Ｉ□１゜は０に減少する。

第２図の回路は出力トランジスタＴ、の最小値を決める
（カットオフしないように）のに対して、第４図の回路
では該トランジスタＴ、の最大値を決める（電流制限す
る）。

〔発明の効果〕

以上説明したように本発明によれば増幅回路のＭＯＳ）
ランジスタの電流の下限または上限の制限が可能になり
、トランジスタのカットオフ防止による過大入力時の速
やかな復旧、動作の高速化、または出力電流の制限によ
る回路の保護を図ることができる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図と第４図は本発明の実施例１と２を示す回路図、 第３図と第５図は第２図と第４図の動作説明図、第６図
はＣＭＯ５増幅回路を示す図、 第７図は第６図の動作説明図、 第８図はＣＭＯ５比較器の高速化例を示す回路図、第９
図はエミッタホロアの過電流保護例を示す回路図である
。 ＋４１　ＶＳ２ −−−−−−−−−−−−−−−−−−０−−−−−−
−−−−−−−−−−−−Ｖ叩−−’　−−−−−−−
−”／ＤＯ−Ｖｔ　ｈ（７）　　Ｉ　Ｔｓ ２ −−−−−−−−−−−−−−−−−　０＠２図の動作
説明図 第３図 本発明の実施例２を示す回路図 Ｎ４図 本発明の原理図 ｊ１１図 本発明の実施例１を示す回路図 第２図 第４図の動作説明図 第５図 ＣＭＯ３増幅回路を示す図 第６図 （５ン ＩＴ！ −１，−、−。 第７図 エミッタ小ロアの通電Ｒ保履例を示す回路図第９図 ｃｙｏｓ比較基の高速化例を示す回路図第８図

Claims (1)

1. 【特許請求の範囲】 １、入力信号（ＩＮ）を受ける第１の増幅段（１０）と
   、 第１の増幅段の出力を受け、本増幅回路の出力を生じる
   第２の増幅段（１２）と、 第１の増幅段の出力を受け、出力端が定電流源（１８）
   に接続された第３の増幅段（１４）と、該第３の増幅段
   と定電流源との接続点（Ｎ）と第１の増幅段との間に接
   続された帰還回路（１６）とを備え、 第２、第３の増幅段の出力電流（Ｉ＿Ｔ＿Ｓ、Ｉ＿Ｔ＿
   Ｂ）は一定比に設定され、帰還回路は前記接続点（Ｎ）
   の電位が一定値以上または一定値以下のいずれかの場合
   にのみ第１の増幅段の出力を制御することを特徴とする
   増幅回路。