JPS5929375Y2 - 増幅器の過大電力損失制限回路 - Google Patents

Description

【考案の詳細な説明】 この考案は増幅器の過大電力損失制限回路に係り、更に
詳述すれば保護しようとする能動素子の動作を前記能動
素子に流れる過大電流値が一定閾値を超えたらその動作
を制限して熱破壊から保護する増幅器の過大電力損失制
限回路に関する。

負電圧帰還形式の増幅器においては一般に出力インピー
ダンスが低く、かつ歪が少なく広帯域周波数に応答する
特性を有している。

しかし、この種の増幅器では大きいピーク電流が負荷に
流れると短絡しやすく、その結果電力損失が増大し増幅
器を構成する能動素子例えばトランジスタが損傷するこ
とがしばしば発生する。

したがって、このような状態から増幅器を保護する手段
が数多く提案されている。

第１図は従来の過大電力損失制限回路の一例を示すもの
で、Ｑ３．Ｑ５およびＱ４ 、Ｑ６の各１対づつのトラ
ンジスタをダーリントン接続し、これらを絶対値が等し
い正負両電源十Ｂ、−Ｂ間に共に笠しい値のエミッタ抵
抗ＲＥを介して相補対称または準相補対称的に接続し、
両エミッタ抵抗の接続点（中点電位点）とアース間に負
荷ＲＬを接続した増幅器のエミッタ抵抗ＲＥによって生
じる電圧降下を抵抗Ｒ，、Ｒ２およびＲ３，Ｒ４で分圧
し、この分圧した電圧をトランジスタＱ３およびＱ４の
各ベースと中点電位点間に接続された制御用しランジス
タ（ＰＣリミッタ） Ｑｌ 、Ｑ２の各ベースへそれぞ
れ印加するよう構成したものである。

なお、図中、Ｄ１〜Ｄ４Ｉｆダイオードである。

このような構成において、信号が入っているとき、負荷
ＲＬがショーＩ〜するとトランジスタＱ５１Ｑ６に流れ
る電流ｉはエミッタ抵抗ＲＥとトランジスタＱ１．Ｑ２
で決められ、ＶＢＥｔ≦■１（＝ ｉ ＣＲＥ ）のと
きトランジスタＱ１がオンするＶＢＥＩ のでｉｃ’＝ （但しＶＢＥＩはトランジスタＥ Ｑ、のベース・エミッタ間の電圧、■１はエミッタ電圧
である。

）となり、トランジスタＱ５のコレクタ消費電力ＰＣを
減らすためにはエミッタ抵抗ＲＥを大きくし電流ｉを減
らさなければならず、このエミッタ抵抗ＲＥが大きいと
この抵抗での損失が大きくなり電力利用率が低下すると
いう欠点がある。

この考案は上述した欠点を除去することを目的とするも
ので、過大電力損失制限回路の入力信号を出力トランジ
スタのエミッタ抵抗の両端間電圧に加えて出力トランジ
スタのベース・エミッタ間の電圧あるいはドライブ用ト
ランジスタのベースと出力トランジスタのエミッタ間の
電圧を分圧して得るようにすることによりエミッタ抵抗
をより小さくシ、該抵抗で生じる損失を小さくして電源
利用率を上げると共に、出力トランジスタの蓋積電荷を
減少させることができるようにした増幅器の過大電力損
失制限回路を提供するにある。

以下この考案を第２図、第３図に示す一実施例について
詳述する。

第２図はこの考案の過大電力損失制限回路を実施した増
幅器で、第１図と同一符号が付されている部分の回路素
子で構成されている増幅器および過大電力損失制限回路
の一部の構成は同一であるが、この場合上記回路を構成
するトランジスタＱ１およびＱ２のベースを、トランジ
スタＱ５およびＱ６の各ベース・エミッタ間に接続され
た抵抗Ｒ１１ｌ Ｒ１□およびＲ１４１Ｒ１５の各１対
の抵抗の接続点に接続し、トランジスタＱ５ 、Ｑ６の
ベース・エミッタ間電圧ＶＢＥを分圧した電圧が印加す
るように構成すると共に、前記トランジスタＱ’、＋Ｑ
２の両ベース間にダイオードＤ１１．Ｄ１２を直列に接
続し、このダイオードの接続点とアース間に抵抗Ｒ１３
を接続したものである。

すなわち、過大電力損失制限回路を構成する制限トラン
ジスタＱ１．Ｑ２の各ベースには出力トランジスタＱ５
、Ｑ６の各ベース・エミッタ電圧ＶＢＥを抵抗Ｒ１１
Ｔ Ｒ１２およびＲ１４１Ｒ１５第２、第３の抵抗で分
圧した電圧を印加することにより、例えば負荷ＲＬがシ
ョートした時■ＢＥ１−１ｃＲＥ＋Ｒ゛″ ・ＶＢＥ
ｓ＋でトランジスタＱ１がオンＲ１１＋Ｒ１２ １２ し、ｌ０ＲＥ＝ＶＢＢｔ ’ ＶＢＥ
５となり、Ｒ１１＋Ｒ１２ Ｒ゛′ ・ＶＢＢ５の項が付加されるため、エミＲ１
１＋Ｒ１２ ツタ抵抗ＲＥ第１の抵抗は小さい値でよく、電圧利用率
が向上する。

（ただしＶＢＥ５はトランジスタＱ５のベース・エミッ
タ間電圧）また、出力トランジスタＱ５．Ｑ６のベース
・エミッタ間に抵抗Ｒ１１ｌ Ｒ１２およびＲ１４１Ｒ
１５が直列に入るため、前記各トランジスタのベース・
エミッタ間に蓋積される電荷いわゆる蓋積電荷がこの抵
抗を介して放電される。

第３図はこの考案の他の実施例で過大電力損失制限回路
を制御する入力信号をトランジスタＱ３およびＱ４の各
ベースとトランジスタＱ、およびＱ６の各エミッタ間の
電圧を抵抗Ｒ１１＋ Ｒ１□およびＲ１４ｔ Ｒ１５で
それぞれ分圧して得、前記制限回路を構成するトランジ
スタＱ１．Ｑ２の各ベースに印加するように構成したも
のである。

この回路においてトランジスタＱａ 、Ｑ５およびＱ４
＋ Ｑ、ｅはダーリントン接続されているので動作は
第２図と等価的に同じである。

尚図中Ｄ１．Ｄ２はトランジスタＱｓ 、Ｑ４の各ベー
スに入力する可聴周波の極性が転換する際にトランジス
タＱ、およびＱ２のコレクタ・ベース接合が順方向にバ
イアスされることを阻止するためのダイオード、Ｄｌｌ
、Ｄ１□はＰＣリミッタでの動作限界範囲を決定するた
めのダイオードである。

以上述べたようにこの考案は、エミッタ抵抗を有する出
力トランジスタのベース入力路と出力端との間に制限ト
ランジスタを設け、前記出力トランジスタのベース入力
路とエミッタとの間に２個の抵抗を直列に接続し、これ
ら抵抗の接続点と前記出力端との間の電圧を前記制限ト
ランジスタの制御入力とするように構成したので、出力
トランジスタのエミッタに挿入されるエミッタ抵抗の値
を不要に大きくすることなく電源利用率を良好とするこ
とができるとともに前記出力トランジスタのベース・エ
ミッタ間の接合に対して前記２個の抵抗が蓋積電荷放電
路を形成するので該トランジスタの蓋積電荷による悪影
響も同時に防止することができる等の効果を有する。

【図面の簡単な説明】

第１図は従来の過大電力損失制限回路の構成図、第２図
および第３図はいずれもこの考案の一実施例を示すもの
で、第２図は過大電力損失制限回路を実施した増幅器の
構成図、第３図は他の実施例を示す構成図である。 Ｑ、〜Ｑ６・・・・・・トランジスタ、Ｄ、 ｊＤ２ｊ
Ｄ、、 ｊＤ１２・・・・・・ダイオード、ＲＥ・・・
・・・第１の抵抗、Ｒ１１）Ｒ１４・・・・・・第２の
抵抗、Ｒ１２１Ｒ１５・・・・・・第３の抵抗、ＲＬ・
・・・・・負荷、＋Ｂ、−Ｂ・・・・・・電源。

Claims (1)

【実用新案登録請求の範囲】
1. エミッタが第１の抵抗を介して負荷に直結される出力ト
   ランジスタと、コレクタおよびエミッタが前記出力トラ
   ンジスタのベース入力路および前記第１の抵抗と負荷の
   接続点に各々接続される制限トランジスタと、前記出力
   トランジスタのベース入力路と同トランジスタのエミッ
   タとの間に直列に接続され、かつその中間接続点が前記
   制限トランジスタのベースに接続される第２．第３の抵
   抗とを具備してなることを特徴とする増幅器の過大電力
   損失制限回路。