JPH03143114A - Duty factor correction circuit - Google Patents

Abstract

PURPOSE:To miniaturize a circuit by passing an input clock to paths with a different delay quantity to generate plural clocks with a phase difference and selecting them to correct the duty factor of the input clock. CONSTITUTION:When the duty factor is increased and a clock CK whose duty factor is less than nearly 50% is inputted, the clock CK is branched, a part of the branched clocks is fed to an OR gate 36 and the remaining part is fed to a delay clock generating means 2. Then clocks retarded by time T1, 2T1, 3T1, 4T1 each are obtained from each gate. The clocks CK are fed to relevant NAND gates 31-34, the outputs are NANDed by a NAND gate 35, to obtain a duty factor correction pulse with the H level of a desired width. Thus, the duty factor of the input clock CK is corrected to be nearly 50%. Since the circuit is constituted only of logic elements, the circuit is fetched into an LSI.

Description

【発明の詳細な説明】 〔概要〕 クロックのデユーティファクタを補正する際に使用する
デユーティファクタ補正回路に関し、この回路の小型化
を図ることを目的とし、クロックが入力した時、入力ク
ロックに対して時間Ｔ、２Ｔ・・ｎＴ遅延したｎ系列の
遅延クロックを生成する遅延クロック生成手段と該遅延
クロック生成手段から出力されるｎ系列の遅延クロック
のうち、入力する第１の選択信号に対応する遅延りロン
クを選択し１選択した遅延クロック相互の論理和を取っ
て得られた第１の補正中パルスと該入力クロックとの論
理積を取ってデユーティファクタを補正したクロックを
生成する第１の補正クロック生成手段と該遅延クロック
生成手段から出力されるｎ系列の遅延クロックのうち、
入力する第２の選択信号に対応する遅延クロックを選択
し２選択した遅延クロック相互の論理積を取って得られ
た第２の補正中パルスと入力クロックとの論理和を取っ
てデユーティファクタを補正したクロックを生成する第
２の補正クロック生成手段と入力する切替信号の状態に
対応して第１．第２の補正クロック生成手段の出力のう
ち、いずれか一方の補正クロック生成手段の出力を送出
する切替手段とを有する様に構成する。[Detailed Description of the Invention] [Summary] Regarding the duty factor correction circuit used when correcting the duty factor of a clock, the purpose of this circuit is to reduce the size of the circuit. A delay clock generation means for generating n series of delayed clocks delayed by time T, 2T...nT, and a first selection signal inputted from among the n series of delayed clocks output from the delay clock generation means. A first pulse whose duty factor is corrected is generated by selecting a delayed clock to be outputted, and by ANDing the first correction pulse obtained by performing an OR of the selected delay clocks and the input clock. Of the n series of delayed clocks output from the one correction clock generation means and the delay clock generation means,
A delay clock corresponding to the second selection signal to be input is selected, and the second correction pulse obtained by performing the logical product of the two selected delay clocks is logically summed with the input clock to obtain the duty factor. The second corrected clock generating means generates the corrected clock, and the first corrected clock generates the corrected clock in response to the state of the input switching signal. and switching means for transmitting the output of one of the outputs of the second correction clock generation means.

〔産業上の利用分野〕[Industrial application field]

本発明はクロックのデユーティファクタを補正する際に
使用するデユーティファクタ補正回路に関するものであ
る。The present invention relates to a duty factor correction circuit used when correcting the duty factor of a clock.

一般に、高速動作を行うディジタル通信装置に搭載され
ているＬＳｉ間ではデータとクロック（以下、　ＣＫと
省略する）の受は渡しが行われるが、これにより（Ｊの
デユーティファクタが変化する場合がある。Generally, data and clocks (hereinafter abbreviated as CK) are exchanged between LSis installed in high-speed digital communication devices, but this may change the duty factor of (J). be.

例えば、ＣＸがＬＳｉ中のゲートを通過する毎に。For example, every time CX passes through a gate in LSi.

立ち上がりが遅れ、立ち下がりが立ち上がりの遅れより
も少し後れて立ち下がる場合にはパルスのＨレベルの部
分が広がり、デユーティファクタが増加するる。If the rise is delayed and the fall is a little later than the delay in the rise, the H level portion of the pulse will spread and the duty factor will increase.

今、第４図（ａ）に示すＬＳｉ中のゲートが第４図い）
−のに示す入力データをこのデータに同期したＣＫを用
いて取り込む際、　ＣＫを反転し１反転ＣＫの立ち上が
り点で取り込む場合がある。Now, the gate in the LSi shown in Fig. 4(a) is shown in Fig. 4)
When the input data shown in - is captured using a CK synchronized with this data, the CK may be inverted and captured at the rising point of the 1-inverted CK.

この時、第４図中）−■に示すＣＫ（反転前のＣＫを示
す）の立ち下がり点で取り込むことになるが。At this time, the signal is taken in at the falling point of CK (indicates CK before inversion) shown in ()-■ in FIG.

ＣＫのデユーティファクタが約５０χの時はデータのほ
ぼ中央付近で取り込むので１ゲートはデータを正しく取
り込む。When the duty factor of CK is about 50x, data is taken in almost at the center, so one gate takes in the data correctly.

しかし、第４図−■“に示す様にデユーティファクタが
増加した時はデータの変化点の付近になるので、ゲート
はデータを正しく取り込めず、誤動作する場合がある。However, as shown in FIG. 4--2, when the duty factor increases, the gate is near a data change point, so the gate may not be able to correctly take in the data and may malfunction.

そこで、デユーティファクタが約５０χになる様に補正
する必要があるが、この時、装置の小型化に対応して、
このデユーティファクタ補正回路も小型化を図ることが
必要である。Therefore, it is necessary to correct the duty factor to approximately 50χ, but at this time, in response to the miniaturization of the device,
This duty factor correction circuit also needs to be miniaturized.

〔従来の技術］ 第５図は従来例のブロック図、第６図は第５図の動作説
明図を示す。[Prior Art] FIG. 5 is a block diagram of a conventional example, and FIG. 6 is an explanatory diagram of the operation of FIG. 5.

以下、第６図を参照して第５図の動作を説明する。The operation shown in FIG. 5 will be explained below with reference to FIG.

先ず、入力するＣＫをフィルタ１１で正弦波に変換した
後、可変抵抗器ＲＶ、、ＲＶｒを用いて正弦波の中心電
圧ａをＩＣのしきい値レベルに一致させ、波形変換器１
２でデユーティファクタが５０χのＣＫに変換する。そ
して５位相調整器１３でこのＣＫの位相が入力データの
位相と所定の位相関係になる様に調整して送出する。First, the input CK is converted into a sine wave by the filter 11, and then the center voltage a of the sine wave is made to match the threshold level of the IC using variable resistors RV, RVr, and the waveform converter 1
2 to convert into CK with a duty factor of 50χ. Then, the 5-phase adjuster 13 adjusts the phase of this CK so that it has a predetermined phase relationship with the phase of the input data, and sends it out.

尚、可変抵抗器Ｒν、、　ＲＶ２を調整して２例えば電
圧すにすればデユーティファクタは小さくなる。The duty factor can be reduced by adjusting the variable resistors Rv, RV2 to a voltage of 2, for example.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

ここで、デユーティファクタ補正回路は上記の様にアナ
ログ回路を用いているので、フィルタ。Here, the duty factor correction circuit uses an analog circuit as described above, so it is a filter.

可変抵抗器、コンデンサなどを含んでいる。この為、実
装効率が悪く、小型化が困難であると云う問題がある。Contains variable resistors, capacitors, etc. For this reason, there are problems in that mounting efficiency is poor and miniaturization is difficult.

本発明はデユーティファクタ補正回路の小型化を図るこ
とを目的とする。An object of the present invention is to reduce the size of a duty factor correction circuit.

〔課題を解決する為の手段〕[Means to solve problems]

第１図は本発明の原理ブロック図を示す。 FIG. 1 shows a block diagram of the principle of the present invention.

図中、２はクロックが入力した時、入力クロックに対し
て時間Ｔ、２Ｔ・・ｎＴ遅延したｎ系列の遅延クロック
を生成する遅延クロック生成手段で、３は該遅延クロッ
ク生成手段から出力されるｎ系列の遅延クロックのうち
、入力する第１の選択信号に対応する遅延クロックを選
択し１選択した遅延クロック相互の論理積を取って得ら
れた第１の補正巾パルスと該入力クロックとの論理和を
取ってデユーティファクタを補正したクロックを生成す
る第１の補正クロック生成手段である。In the figure, 2 is a delay clock generation means that generates n series of delayed clocks delayed by time T, 2T...nT with respect to the input clock when the clock is input, and 3 is an output from the delay clock generation means. Among the n series of delayed clocks, a delay clock corresponding to the first selection signal to be input is selected, and the first correction width pulse obtained by logically multiplying the selected delay clocks with the input clock is This is a first corrected clock generating means that generates a clock whose duty factor is corrected by performing a logical sum.

また、４は該遅延クロック生成手段から出力されるｎ系
列の遅延クロックのうち１入力する第２の選択信号に対
応する遅延クロックを選択し１選択した遅延クロック相
互の論理積を取って得られた第２の補正巾パルスと入力
クロックとの論理和を取ってデユーティファクタを補正
したクロックを生成する第２の補正クロック生成手段で
、５は入力する切替信号の状態に対応して第１．第２の
補正クロック生成手段の出力のうち、いずれか一方の補
正クロック生成手段の出力を送出する切替手段である。Further, 4 is obtained by selecting one of the n series of delayed clocks outputted from the delayed clock generating means, which corresponds to the second selection signal inputted, and performing the logical product of the selected delayed clocks. 5 is a second correction clock generation means for generating a clock whose duty factor is corrected by taking the logical sum of the second correction width pulse and the input clock; ．． It is a switching means for sending out the output of one of the correction clock generation means among the outputs of the second correction clock generation means.

〔作用〕[Effect]

本発明は入力クロックを遅延量の異なる経路を通すこと
により位相差のある複数系列のクロックを生威し、これ
を選択して入力クロックのデユーティファクタを補正す
る。The present invention generates a plurality of clock sequences with phase differences by passing an input clock through paths with different delay amounts, and selects one of these to correct the duty factor of the input clock.

即ち、入力クロックのデユーティファクタを増加させる
時は選択した遅延クロックの論理積を取った後に入力ク
ロックとＨレベルを合威し、入力クロックのデユーティ
ファクタを減少させる時は遅延クロックの論理和を取っ
た後に入力クロックとＬレベルを台底することによりデ
ユーティファクタを補正するが、この補正回路は論理素
子のみで構成されているので、　ＬＳｉの中に取り込む
ことができ２回路の小型化が図られる。In other words, when increasing the duty factor of the input clock, the input clock and H level are combined after taking the logical product of the selected delayed clocks, and when decreasing the duty factor of the input clock, the logical sum of the delayed clocks is performed. The duty factor is corrected by bottoming out the input clock and the L level after the signal has been taken, but since this correction circuit consists only of logic elements, it can be incorporated into the LSi, reducing the size of two circuits. is planned.

〔実施例〕〔Example〕

第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図で２第３図（ａ）はデユーティファクタ増
加の場合、第３図（ｂ）はデユーティファクタ減少の場
合を示す。2 is a block diagram of an embodiment of the present invention, and FIG. 3 is an explanatory diagram of the operation of FIG. The case of decrease is shown.

ここで、第３図中の左側の符号は第２図中の同じ符号の
部分の波形を示す。また、ゲート２１〜２４は遅延クロ
ック生成手段２の構成分、　ＮＡＮＤゲート３１〜３５
．　ＯＲゲート３６は第１の補正クロック生成手段３の
構成部分、　ＮＯＲゲート４１〜４５．　ＡＮＤゲート
４６、インバータ４７は第２の補正クロック生成手段４
の構成部分、切替器５１は切替手段５の構成部分を示す
。Here, the symbols on the left side of FIG. 3 indicate the waveforms of the portions with the same symbols in FIG. Further, gates 21 to 24 are components of the delay clock generation means 2, and NAND gates 31 to 35
．． The OR gate 36 is a component of the first correction clock generation means 3, and the NOR gates 41 to 45. AND gate 46 and inverter 47 are the second correction clock generation means 4
, and the switch 51 indicates a component of the switching means 5.

以下、ｎ−４として第３図を参照して第２図の動作を説
明する。尚、第２図のＮＡＮＤゲート３１〜３５とＯＲ
ゲート３６はデユーティファクタを増加する場合、　Ｎ
ＯＲゲート４１〜４５．　ＡＮＤゲート４６はデユーテ
ィファクタを減少する場合に使用する。Hereinafter, the operation of FIG. 2 will be explained with reference to FIG. 3 as n-4. In addition, OR with NAND gates 31 to 35 in FIG.
If the gate 36 increases the duty factor, N
OR gates 41-45. AND gate 46 is used to reduce the duty factor.

（１）デユーティファクタ増加の場合（第３図（ａ）参
照） 先ず、第３図（ａ）−のに示す様にデユーティファクタ
が約５０χよりも小さいＣにが入力すると、このＣＫは
分岐されて一部はＯＲゲート３６に１残りの部分は遅延
クロック生成手段２に加えられる。(1) In case of increase in duty factor (see Figure 3(a)) First, as shown in Figure 3(a)-, when C is input with a duty factor smaller than approximately 50χ, this CK becomes The signal is branched, and one part is applied to the OR gate 36 and the remaining part is applied to the delay clock generation means 2.

この遅延クロック生成手段２は遅延時間Ｔ、のゲート２
１〜２４が４ヶ直列接続されていて、各ゲートの出力を
取り出せる様になっている。This delay clock generating means 2 has a gate 2 with a delay time T.
Four gates 1 to 24 are connected in series, and the output of each gate can be taken out.

そこで、各ゲートから時間Ｔヨ２Ｔ、、　３Ｔ、、　４
Ｔ。Therefore, the time T from each gate is 2T, 3T, 4
T.

ずつ遅延したＣにが第３図（ａ）−■〜■に示す様に得
られるが、これらのＣにはそれぞれ対応する）ＩＡＮＤ
ゲート３１〜３４に加えられる。ここで＋　ＴＩはゲー
１−２１〜２４の遅延時間を示す。C delayed by 1 is obtained as shown in Fig. 3(a)-■ to ■, and each of these C is
It is added to gates 31-34. Here, +TI indicates the delay time of games 1-21 to 24.

一方、これらのゲート３１〜３４には補正巾を選択する
選択信号、即ち第１の選択信号が外部から加えられるが
１　この選択信号を１１００とする。On the other hand, a selection signal for selecting a correction width, that is, a first selection signal is externally applied to these gates 31 to 34. This selection signal is assumed to be 1100.

これにより、　ＮＡＮＤゲート３１．３２にはｌが、　
ＮＡＮＤゲート３３．３４には０がそれぞれ加えられる
ので。As a result, l is in the NAND gates 31 and 32.
Since 0 is added to NAND gates 33 and 34, respectively.

ＮＡＮＤゲート３１．３２から第３図（ａ）−■、■に
示す様に反転した入力波形が出力波形として送出される
が、　ＮＡＮＯゲー）３３．３４はオフ状態にあるので
第３図（ａ）−■、■に示す様にＨレベルの信号が送出
される。The inverted input waveform is sent out as the output waveform from the NAND gate 31.32 as shown in Figure 3(a)-■,■, but since the NANO gate 33.34 is in the off state, the output waveform shown in Figure 3(a) is )-■, H-level signals are sent out as shown in ■.

ここで、上記の出力波形はＮＡＮＤゲートによる遅延時
間分だけ入力波形よりも遅延している。また第１の選択
信号は第３図（ａ）−のに示すＣＫのデユーティファク
タをどの程度、補正するかによってパターンが異なる。Here, the above output waveform is delayed from the input waveform by the delay time due to the NAND gate. Furthermore, the pattern of the first selection signal differs depending on the degree to which the CK duty factor shown in FIG. 3(a) is corrected.

さて、第３図（ａ）−■〜■に示すＮＡＮＤゲー）３１
〜３４の出力はＮＡＮＤゲート３５でＮＡＮＤが取られ
て第３図（ａ）−［相］に示す様な所望の長さのＨレヘ
ル（補正中）を持つデユーティファクタ補正パルスが得
られ、これがＯＲゲート３６に加えられる。Now, the NAND game shown in Figure 3(a)-■~■)31
The outputs of ~34 are NANDed by a NAND gate 35 to obtain a duty factor correction pulse having a desired length of H level (under correction) as shown in FIG. 3(a)-[Phase]. This is applied to OR gate 36.

ここには、前記の様に入力ＣＭも加えられているので１
合成されて第３図（ａ）−＠に示す様にデユーティファ
クタが約５０χのＣＫが得られ、切替器５１に加えられ
る。この切替器には外部からの切替信号によりａ側を選
択するので２デユーテイフアクタが補正されたＣＫが外
部に送出される。Here, input CM is also added as mentioned above, so 1
As shown in FIG. 3(a)-@, a CK with a duty factor of approximately 50.chi. is obtained by combining the signals and is applied to the switch 51. Since this switch selects the a side in response to a switching signal from the outside, CK with the two duty factors corrected is sent to the outside.

（２）デユーティファクタ減少の場合（第３図（ｂ）参
照） 先ず、第３図（１））−■に示す様にデユーティファク
タが約５０　Ｚよりも大きいＣＫが入力すると、このＣ
Ｋは分岐されて一部はＡＮＤゲート４６に、残りの部分
は遅延クロック生成手段２に加えられる。(2) In the case of duty factor reduction (see Figure 3(b)) First, as shown in Figure 3(1)-■, if a CK with a duty factor greater than approximately 50Z is input, this C
K is branched and a part is applied to the AND gate 46 and the remaining part is applied to the delayed clock generation means 2.

遅延クロック生成手段では前記と同様に、遅延時間Ｔ、
のゲート２１〜２４から時間ＴＩ＋　２７．、３Ｔｌ、
　４Ｔ１ずつ遅延したＣにが第３図（ｂ）−■〜■に示
す様に得られるが、これらのＣＫはそれぞれ対応するＮ
ＯＲゲート４１〜４４に加えられる。In the delay clock generation means, the delay time T,
From gates 21-24 of time TI+ 27. ,3Tl,
C delayed by 4T1 is obtained as shown in Figure 3(b)-■ to ■, but these CKs are each delayed by the corresponding N
It is applied to OR gates 41-44.

一方、これらのゲート４１〜４４にはインバータ４７を
介して第２の選択信号が外部から加えられるが。On the other hand, a second selection signal is externally applied to these gates 41 to 44 via an inverter 47.

この選択信号を００１１とする。Let this selection signal be 0011.

これにより、　ＮＯＲゲート４１．４２には０が、　Ｎ
ＯＲゲート４３．４４には１がそれぞれ加えられるので
。As a result, NOR gates 41 and 42 have 0, N
Since 1 is added to OR gates 43 and 44 respectively.

ＮＯＲ’ｙ’　−）４１．４２力ラ第３図（ｂ）−６，
Ｑニ示ｔ＋１に反転した入力波形が出力波形として送出
されるが、　ＮＯＲゲート４３．４４はオフ状態にある
ので第３図中）−〇、■に示す様にＬレベルの信号が送
出される。NOR'y' -) 41.42 Force Figure 3 (b) -6,
At t+1, the inverted input waveform is sent out as the output waveform, but since the NOR gates 43 and 44 are in the off state, L-level signals are sent out as shown in )-0 and ■ in Figure 3. .

ここで、上記の出力波形はＮＯＲゲートによる遅延時間
分だけ遅延している。また、第２の選択信号は第３図（
１））−のに示すＣＭのデユーティファクタをどの程度
、補正するかによってパターンが異なる。Here, the above output waveform is delayed by the delay time due to the NOR gate. In addition, the second selection signal is shown in Fig. 3 (
1)) The pattern differs depending on how much the duty factor of the CM shown in - is corrected.

さて、第３図（ｂ）−■〜■に示すＮＯＲゲート４１〜
４４の出力はＮＯＲゲート４５でＮＯ′Ｒが取られて第
３図（１））−〇に示す様な所望の長さのＬレベル（補
正中）を持つデユーティファクタ補正パルスが得られ、
これがＡＮＤゲート４６に加えられる。Now, the NOR gates 41 to 41 shown in FIG. 3(b)-■ to
The output of 44 is set to NO'R by a NOR gate 45, and a duty factor correction pulse having a desired length of L level (under correction) as shown in FIG. 3(1)-0 is obtained.
This is applied to AND gate 46.

ここには、前記の様に入力ＣＫも加えられているので、
Ｌレヘルの部分が合成されて第３図（ｂ）−■に示す様
にデユーティファクタが約５０２のＧＫが得られ、切替
器５１に加えられる。この切替器には外部からの切替信
号によＩ／）ｂ側を選択しているので。Since input CK is also added here as mentioned above,
The L level portions are combined to obtain a GK with a duty factor of about 502 as shown in FIG. This switch uses an external switching signal to select the I/)b side.

デユーティファクタが補正されたＣＸが外部に送出され
る。CX with its duty factor corrected is sent to the outside.

これにより２入力ＣＫのデユーティファクタを約５０え
に補正することができるが、論理素子のみで構成されて
いるので、　ＬＳ４の中に取り込むことができ、この回
路の小型化が図られる。This allows the duty factor of the two-input CK to be corrected to about 50 or more, but since it is composed of only logic elements, it can be incorporated into the LS4, and the size of this circuit can be reduced.

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明した様に本発明によればデユーティファ
クタ補正回路の小型化が図られると云う効果がある。As described above in detail, the present invention has the effect of reducing the size of the duty factor correction circuit.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図、 第４図はデユーティファクタ補正回路使用例説明図、 第５図は従来例のブロック図、 第６図は第５図の動作説明図を示す。 図において、 ２は遅延クロック生成手段 ３は第１の補正クロック生成手段 ４は第２の補正クロック生成手段 ５は切替手段を示す。 木克明の滑埋ブロンク図 第　１　図 チューティファクタ！正回路便用例説明図第　　４　　
図 （（２） 第 図の動作説 孫３図（ての）） 明 図Fig. 1 is a block diagram of the principle of the present invention, Fig. 2 is a block diagram of an embodiment of the present invention, Fig. 3 is an explanatory diagram of the operation of Fig. 2, Fig. 4 is an explanatory diagram of an example of the use of the duty factor correction circuit, FIG. 5 is a block diagram of a conventional example, and FIG. 6 is an explanatory diagram of the operation of FIG. In the figure, reference numeral 2 indicates delay clock generation means 3, first correction clock generation means 4, second correction clock generation means 5, and switching means. Katsuaki Ki's smooth-buried bronc diagram, Figure 1, Tuti Factor! Positive circuit example explanatory diagram No. 4
Figure ((2) Operation explanation of Figure 3 (Teno)) Akira Figure

Claims (1)

【特許請求の範囲】 クロックが入力した時、入力クロックに対して時間Ｔ、
２Ｔ・・ｎＴ（ｎは正の整数）遅延したｎ系列の遅延ク
ロックを生成する遅延クロック生成手段（２）と 該遅延クロック生成手段から出力されるｎ系列の遅延ク
ロックのうち、入力する第１の選択信号に対応する遅延
クロックを選択し、選択した遅延クロック相互の論理積
を取って得られた第１の補正巾パルスと該入力クロック
との論理和を取ってデューティファクタを補正したクロ
ックを生成する第１の補正クロック生成手段（３）と 該遅延クロック生成手段から出力されるｎ系列の遅延ク
ロックのうち、入力する第２の選択信号に対応する遅延
クロックを選択し、選択した遅延クロック相互の論理和
を取って得られた第２の補正巾パルスと入力クロックと
の論理積を取ってデューティファクタを補正したクロッ
クを生成する第２の補正クロック生成手段（４）と 入力する切替信号の状態に対応して第１、第２の補正ク
ロック生成手段の出力のうち、いずれか一方の補正クロ
ック生成手段の出力を送出する切替手段（５）とを有す
ることを特徴とするデューティファクタ補正回路。[Claims] When the clock is input, the time T with respect to the input clock,
2T...nT (n is a positive integer) delayed clock generation means (2) that generates n series of delayed clocks, and the first one of the n series of delayed clocks output from the delayed clock generation means. Select a delay clock corresponding to the selection signal of , and obtain a clock whose duty factor has been corrected by calculating the logical sum of the first correction width pulse obtained by ANDing the selected delay clocks and the input clock. Among the n series of delayed clocks outputted from the first correction clock generating means (3) and the delayed clock generating means, a delayed clock corresponding to the input second selection signal is selected, and the selected delayed clock is generated. a switching signal inputted to a second corrected clock generating means (4) that generates a clock whose duty factor is corrected by taking a logical product of the second corrected width pulse obtained by mutually ORing the input clock; and a switching means (5) for transmitting the output of either one of the first and second correction clock generation means according to the state of the duty factor correction. circuit.