JPH0286214A - Odd number frequency division circuit - Google Patents

Abstract

PURPOSE:To realize an odd number frequency divider circuit requiring no adjustment with simple constitution by adjusting the duty factor corresponding to the clock frequency subject to odd number frequency division with a NOR circuit. CONSTITUTION:A clock CLk subject to odd number frequency division is NORed by a NOR circuit 30 together with a positive output Q of a 1st stage D flip-flop 20(1) and a positive output Q of the (n-1)th stage of D flip-flop 20(n-1), and the output of the circuit 30 is fed to a reset terminal R of the n-th stage of D flip-flop 20(n) to reset the positive output Q of the n-th stage of D flip-flop 20(n), thereby obtaining an odd number frequency division output having a duty factor near 50%. For example, two D-FF circuits 20(1), 20(2) are used as n-set of D-FF circuits 20(1)-20(n) and a 2-input NOR gate 30a is employed as the NOR circuit 30. Thus, the odd number frequency divider circuit requiring no adjustment with simple constitution is obtained.

Description

【発明の詳細な説明】 〔概　要〕 ５０％近傍のデユーティファクタを有するクロックを奇
数分周して得る奇数分周回路に関し、簡易な構成でしか
も無調整の奇数分周回路を提供することを目的とし、 それぞれクロック端子とデータ端子とリセット端子を有
するｎ段のＤ型フリップフロップと、複数入力信号を否
定論理和する否定論理和回路を備え、ｎ段のＤ型フリッ
プフロップの内第１段目のＤ型フリップフロップの当該
クロック端子へ入力する所定ビットレートのクロックを
分周した正出力と、（ｎ−１）段目のＤ型フリップフロ
ップの正出力とクロックとを否定論理和回路で否定論理
和し、その出力をｎ段目のＤ型フリソプフロンブのリセ
ット端子へ送出するように構成する。[Detailed Description of the Invention] [Summary] To provide an odd frequency divider circuit obtained by dividing a clock having a duty factor near 50% by an odd number, which has a simple configuration and does not require adjustment. For the purpose of The positive output obtained by frequency-dividing the clock of a predetermined bit rate that is input to the clock terminal of the D-type flip-flop in the (n-1)th stage, and the clock and the positive output of the D-type flip-flop in the (n-1)th stage are connected to a NOR circuit. The configuration is such that the NOR is carried out at , and the output thereof is sent to the reset terminal of the n-th stage D-type Frisopfron.

〔産業上の利用分野〕[Industrial application field]

本発明は、５０％近傍のデユーティファクタを有するク
ロックを奇数分周して得る奇数分周回路に関する。The present invention relates to an odd frequency division circuit obtained by dividing a clock having a duty factor of approximately 50% by an odd number.

例えば、基準発振器から生成した基準クロックを奇数分
周して、ディジタルデータを再生するためのタイミング
用クロックや大規模集積回路の動作用として生成するこ
とがあり、このようなりロックはそのデユーティファク
タが５０％近傍であることが必要となる。For example, a reference clock generated from a reference oscillator may be frequency-divided by an odd number to generate a timing clock for reproducing digital data or for operation of a large-scale integrated circuit. is required to be around 50%.

即ち、ディジタルデータを正確に再生したり、大規模集
積回路を正常な状態で動作させるためには、デユータイ
ファクタが５０％近傍のクロ・ツクで確実にタイミング
を取ることが要求される。That is, in order to accurately reproduce digital data and to operate a large-scale integrated circuit in a normal state, it is required to ensure timing with a clock whose duty factor is close to 50%.

しかも、かかる回路は機器の小型化傾向に伴い奇数分周
したクロックのデユーティファクタが５０％近傍となる
奇数分周回路にあっても簡易な構成で実現することが要
求される。Moreover, with the trend towards miniaturization of equipment, such a circuit is required to be realized with a simple configuration even in an odd frequency division circuit where the duty factor of the odd frequency divided clock is close to 50%.

〔従来の技術〕[Conventional technology]

第６図は従来例を説明するブロック図、第７図は従来例
におけるタイムチャートを説明する図をそれぞれ示す。FIG. 6 is a block diagram illustrating a conventional example, and FIG. 7 is a diagram illustrating a time chart in the conventional example.

第６図に示す従来例は３分周のクロック（即ら、分周比
が３のクロック）を得るための３分周回路の構成であり
、第７図はその回路の各位置における信号波形を示すも
のである。The conventional example shown in Fig. 6 is a configuration of a divide-by-3 circuit to obtain a clock divided by three (that is, a clock with a division ratio of 3), and Fig. 7 shows the signal waveforms at each position of the circuit. This shows that.

３分周回路は２個のＤ型フリップフロップ回路（以下Ｄ
−Ｆ、Ｆ回路と称する）１１．１２と、出力段の５Ｒ−
Ｆ、Ｆ回路１３と、遅延回路（以下ＤＬ回路と称する）
１４及び否定論理和回路（以下ＮＯＲゲートと称する）
１５とを具備している。The divide-by-3 circuit consists of two D-type flip-flop circuits (hereinafter referred to as D
-F, F circuit) 11.12 and output stage 5R-
F, F circuit 13 and a delay circuit (hereinafter referred to as DL circuit)
14 and NOR circuit (hereinafter referred to as NOR gate)
15.

１段目のＤ−Ｆ、Ｆ回路１１のクロック端子Ｃには、例
えば図示省略している制御部から処理タイミング用とし
て送出するクロック■が人力し、そのデータ端子りには
ＮＯＲゲート１５の出力■が入力する。The clock terminal C of the first-stage D-F, F circuit 11 is supplied with, for example, a clock ■ sent for processing timing from a control section (not shown), and the output of the NOR gate 15 is supplied to the data terminal. ■ inputs.

ＮＯＲゲート１５には１段目のＤ−Ｆ、Ｆ回路１１の正
出力■と、２段目のＤ−Ｆ、Ｆ回路１２の正出力■とが
入力し、それを否定論理和して１段目のＤ−Ｆ、Ｆ回路
１１のデータ端子りへ出力される。The positive output ■ of the first-stage D-F, F circuit 11 and the positive output ■ of the second-stage D-F, F circuit 12 are inputted to the NOR gate 15, and the NOR gate 15 performs a negative logical sum of the two. It is output to the data terminal of the D-F, F circuit 11 in the second stage.

ＤＬ回路１４はクロック■の１／２周期（半ビット）分
を遅延するように調整されており、例えば約５ｎｓの遅
延が得られるインバータを複数直列に接続して、半ビツ
ト分程度の遅延が得られるように調整する。The DL circuit 14 is adjusted to delay 1/2 period (half bit) of the clock ■, and for example, by connecting multiple inverters in series that can provide a delay of about 5 ns, a delay of about half a bit can be achieved. Adjust as desired.

又、ＤＬ回路１４には例えば同軸線等を用いて遅延量を
調整することがあり、同軸線が約２０ｃｍでｉｎｓ程度
の遅延が得られる。Further, the amount of delay may be adjusted using, for example, a coaxial line in the DL circuit 14, and a coaxial line of about 20 cm can provide a delay of about ins.

１段目のＤ−Ｆ、Ｆ回路１１と２段目のＤ−Ｆ。First stage D-F, F circuit 11 and second stage D-F.

Ｆ回路１２は、第７図に示すようにクロック端子Ｃに入
力するクロック■を１周期シフトした状態で１／２分周
し、２段目のＤ−Ｆ、Ｆ回路１２の正出力■をＤＬ回路
１４はクロック■の半ビット分相当遅延させた出力■を
５Ｒ−Ｆ、Ｆ回路１３のリセット端子Ｒに送出する。As shown in FIG. 7, the F circuit 12 shifts the clock ■ input to the clock terminal C by one period and divides the frequency by 1/2, and the positive output ■ of the second stage D-F, F circuit 12. The DL circuit 14 sends an output (2) delayed by half a bit of the clock (2) to the reset terminal R of the 5R-F, F circuit 13.

一方、１段目のＤ−Ｆ、Ｆ回路１１の正出力■は５Ｒ−
Ｆ、Ｆ回路１３のセット端子Ｓに送出され、これらによ
り５Ｒ−Ｆ、Ｆ回路１３をセット−リセットと繰り返す
ことにより３分周の出力■が５Ｒ−Ｆ、Ｆ回路１３の正
出力として出力される。On the other hand, the positive output ■ of the first stage D-F, F circuit 11 is 5R-
The signal is sent to the set terminal S of the F and F circuits 13, and by repeating the set-reset process of the 5R-F and F circuits 13, the output ■ of frequency division by 3 is output as the positive output of the 5R-F and F circuits 13. Ru.

又、３分周出力■のデユーティファクタは正出力■を半
ビット分相当遅延させた出力■と、正出力■とによりク
ロック■と同じデユーティファクタ（５０％近傍）が得
られる。即ち、ＤＬ回路１４はデユーティファクタを調
整するために設けられている。Further, the duty factor of the frequency-divided output (3) is the same as that of the clock (nearly 50%) by the output (2), which is the positive output (2) delayed by half a bit, and the positive output (3). That is, the DL circuit 14 is provided to adjust the duty factor.

このように、ＤＬ回路１４によりデユーティファクタを
可変調整することにより、所定の奇数分周出力をデユー
ティファクタが５０％近傍に調整する。In this way, by variably adjusting the duty factor using the DL circuit 14, the duty factor of the predetermined odd-number frequency-divided output is adjusted to around 50%.

［発明が解決しようとする課題〕 しかし、上述のＤＬ回路１４は遅延素子として複数個の
インバータ素子や所定長の同軸線を用いているため、そ
れらの設置スペースが大きくなる。[Problems to be Solved by the Invention] However, since the above-mentioned DL circuit 14 uses a plurality of inverter elements and a coaxial line of a predetermined length as delay elements, the installation space thereof becomes large.

又、各インバータ素子や所定長の同軸線共にそれぞれ遅
延特性に偏差があり、正確な遅延量を得るためには複数
のインバータ素子や同軸線の中から選択しながら調整す
る必要があり、更に入力するクロック■の周波数が変わ
るとその度にこれら遅延素子を再調整する必要がある。In addition, each inverter element and coaxial line of a predetermined length have their own deviations in delay characteristics, so in order to obtain an accurate amount of delay, it is necessary to select and adjust from among multiple inverter elements and coaxial lines, and furthermore, the input Each time the frequency of the clock (2) changes, these delay elements must be readjusted.

本発明は、簡易な構成でしかも無調整の奇数分周回路を
提供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide an odd number frequency divider circuit that has a simple configuration and does not require adjustment.

〔課題を解決するための手段〕[Means to solve the problem]

第１図は本発明の詳細な説明するブロック図を示す。 FIG. 1 shows a block diagram illustrating the invention in detail.

第１図に示す本発明の原理ブロック図中の２０（１）〜
２０（ｎ）はそれぞれクロック端子Ｃとデータ端子りと
リセット端子Ｒを有するｎ段のＤ型フリップフロップで
あり、 ３０はｎ段のＤ型フリップフロップ２０（１）　　〜２
０（ロ）のうち第１段のＤ型フリップフロップ２０（１
）の正出力Ｑと、（ｎ−１）段のＤ型フリップフロップ
２０（ｎ−１）の正出力Ｑと、クロックとを否定論理和
する否定論理和回路であり、 ｎ段のＤ型フリップフロップ２０　（１）〜２０（ｎ）
の第１段目のＤ型フリップフロップ２０（１）の当該ク
ロック端子Ｃへ入力する所定ビットレートのクロックＣ
ＬＫを分周した正出力Ｑと、（ｎ−１）段目のＤ型フリ
ップフロップ２０（ｎ−１）の正出力ＱとクロックＣＬ
Ｋとを否定論理和回路３０で否定論理和し、その出力を
ｎ段目のＤ型フリップフロップ２０（ｎ）のリセット端
子Ｒへ送出するように構成することにより、本課題を解
決するための手段とする。20(1) to 20(1) in the block diagram of the principle of the present invention shown in FIG.
20(n) are n-stage D-type flip-flops each having a clock terminal C, a data terminal, and a reset terminal R, and 30 are n-stage D-type flip-flops 20(1) to 2.
0 (b), the first stage D-type flip-flop 20 (1
), the positive output Q of the (n-1) stage D-type flip-flop 20 (n-1), and the clock. P20 (1) to 20(n)
A clock C of a predetermined bit rate is input to the clock terminal C of the first stage D-type flip-flop 20(1).
The positive output Q obtained by dividing the frequency of LK, the positive output Q of the (n-1) stage D-type flip-flop 20 (n-1), and the clock CL.
This problem can be solved by configuring the NOR circuit 30 to NOR the K and K in the NOR circuit 30, and sending the output to the reset terminal R of the n-th D-type flip-flop 20(n). Use as a means.

〔作　用〕[For production]

奇数分周するクロックＣＬＫは、第１段目のＤ型フリッ
プフロップ２０（１）の正出力Ｑと（ｎ　−１）段目の
Ｄ型フリップフロップ２０（ｎ−１）の正出力Ｑと共に
否定論理和回路３０で否定論理和し、その出力をｎ段目
のＤ型フリップフロップ２０　（ｎ）のリセット端子Ｒ
へ送出してｎ段目のＤ型フリップフロップ２０（ｎ）の
正出力Ｑをリセットすることにより、５０％近傍のデユ
ーティファクタを有する奇数分周出力が得られる。The clock CLK whose frequency is divided by an odd number is negated together with the positive output Q of the first stage D-type flip-flop 20 (1) and the positive output Q of the (n-1) stage D-type flip-flop 20 (n-1). The OR circuit 30 performs a negative OR, and the output is sent to the reset terminal R of the n-th D-type flip-flop 20 (n).
By resetting the positive output Q of the n-th stage D-type flip-flop 20(n), an odd frequency-divided output having a duty factor of approximately 50% can be obtained.

これは、奇数分周するクロックの周波数に対応したデユ
ティファクタ調整が自動的に否定論理和回路３０で行わ
れるため、無調整の奇数分周回路を簡易な構成で実現す
ることが可能となる。This is because the duty factor adjustment corresponding to the frequency of the clock divided by an odd number is automatically performed in the NOR circuit 30, so it is possible to realize an odd number division circuit without adjustment with a simple configuration. .

〔実施例〕〔Example〕

以下本発明の要旨を第２図〜第５図に示す実施例により
具体的に説明する。The gist of the present invention will be specifically explained below with reference to embodiments shown in FIGS. 2 to 5.

第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例におけるタイムチャートを説明する図、
第４図は本発明の他の実施例を説明するブロック図、第
５図は本発明の他の実施例におけるタイムチャートを説
明する図をそれぞれ示す。尚、全図を通じて同一符号は
同一対象物を示す。FIG. 2 is a block diagram explaining the present invention in detail, FIG. 3 is a diagram explaining a time chart in an embodiment of the present invention,
FIG. 4 is a block diagram illustrating another embodiment of the present invention, and FIG. 5 is a diagram illustrating a time chart in another embodiment of the present invention. Note that the same reference numerals indicate the same objects throughout the figures.

第２図に示す実施例は分周比３の分周回路の構成例であ
り、第１図で説明したｎ個のＤ−Ｆ、Ｆ回路２０（１）
　〜２０（ｎ）として、２個のＤ−Ｆ、Ｆ回路２０（１
）　、　２０（２）で構成し、否定論理和回路３０とし
て、２人力のＮＯＲゲート３０ａで構成した例である。The embodiment shown in FIG. 2 is a configuration example of a frequency dividing circuit with a frequency division ratio of 3, and includes n D-F, F circuits 20 (1) explained in FIG.
~20(n), two D-F, F circuits 20(1
), 20(2), and the NOR circuit 30 is constructed with a two-man powered NOR gate 30a.

Ｄ−Ｆ、Ｆ回路２０（１）でクロック■を２分周した時
の正出力■′と、この正出力■′をＤ−Ｆ。D-F, the positive output ■' when the frequency of the clock ■ is divided by 2 in the F circuit 20 (1), and this positive output ■' is D-F.

Ｆ回路２０　（２）のデータ端子りに入力し、クロック
■を２分周する時正出力■′とクロック■とをＮＯＲゲ
ート３０で否定論理和した出力■′にて強制的にリセッ
トすることにより、クロックのと同等の５０％近傍のデ
ユーティファクタを有する３分周の出力■が正出力端子
Ｑより取り出せる。Input to the data terminal of the F circuit 20 (2), and when the clock ■ is divided by 2, the positive output ■' and the clock ■ are NOR'd together using the NOR gate 30, and the output ■' is forcibly reset. As a result, an output (3) having a duty factor of approximately 50%, which is equivalent to that of the clock, can be taken out from the positive output terminal Q.

尚、反転出力端子＊Ｑの出力■′は正出力端子Ｑの出力
■の逆位相を有し、これはＤ−Ｆ、Ｆ回路２０（１）の
データ端子Ｄヘフィードバックされている。Note that the output ■' of the inverting output terminal *Q has an opposite phase to the output ■ of the positive output terminal Q, and this is fed back to the data terminal D of the D-F, F circuit 20(1).

上述の状況を第３図に示している。即ち、Ｄ−Ｆ、Ｆ回
路２０（１）の正出力■′はクロック■を２分周したも
のが取り出されるが、デユーティファクタは５０％近傍
ではない。The above situation is illustrated in FIG. That is, the positive output (2) of the DF, F circuit 20(1) is obtained by dividing the clock (2) by two, but the duty factor is not near 50%.

又、Ｄ−Ｆ、Ｆ回路２０　（２）もクロック■を２分周
するが、ＮＯＲゲート３０の出力■′により強制的にリ
セットされることにより、その正出力■はクロック■を
３分周したものが出力される。In addition, the D-F, F circuit 20 (2) also divides the clock ■ by 2, but by being forcibly reset by the output ■′ of the NOR gate 30, its positive output ■ divides the clock ■ by 3. is output.

しかも、この反転出力■′がＤ−Ｆ、Ｆ回路２０（１）
のデータ端子Ｄヘフィードバックされることにより、そ
のデユーティファクタもクロック■のデユーティファク
タに対応した５０％近傍が得られる。Moreover, this inverted output ■' is D-F, F circuit 20 (1)
By being fed back to the data terminal D of the clock (2), its duty factor is also approximately 50% corresponding to the duty factor of the clock (2).

第４図の実施例は５分周の場合の例である。この場合、
ｎ個のＤ−Ｆ、Ｆ回路２０（１）　〜２０（ｎ）として
、３個のＤ−Ｆ、Ｆ回路２０（１）〜２０（３）で構成
し、 否定論理和回路３０として、３人力のＮＯＲゲート３０
ｂで構成した例である。The embodiment shown in FIG. 4 is an example of frequency division by 5. in this case,
The n D-F, F circuits 20(1) to 20(n) are composed of three D-F, F circuits 20(1) to 20(3), and the NOR circuit 30 is 3 Human powered NOR gate 30
This is an example configured with b.

この場合の動作も第２図の場合と同様に処理され、その
具体的なタイムチャートが第４図に示されている。即ち
、ＮＯＲゲート３０ｂで３個目のＤ−Ｆ、Ｆ回路２０　
（３）の分周が強制的に５分周でリセットされ、５０％
近傍のデユーティファクタを有する５分周出力■′が得
られる。The operation in this case is also processed in the same manner as in the case of FIG. 2, and a specific time chart thereof is shown in FIG. That is, the third D-F, F circuit 20 is connected to the NOR gate 30b.
The frequency division in (3) is forcibly reset to 5 division, and 50%
A divided-by-5 frequency output ■' having a duty factor in the vicinity is obtained.

上述のような構成で任意の奇数分周回路が得られる。An arbitrary odd number frequency dividing circuit can be obtained with the above-described configuration.

しかも、本発明の実施例では第６図で説明した最終出力
段５Ｒ−Ｆ、Ｆ回路１３とＤＬ回路１４とが削除され、
更に第６図で１段目のＤ−Ｆ、Ｆ回路のデータ端子Ｄヘ
フィードバックをかけるためのＮＯＲゲートを、本実施
例では最終段のＤ−Ｆ、Ｆ回路のリセット信号を出力す
るために使用し、ＤＬ回路１４の代わりをさせた構成と
なるため、より簡易な回路構成で奇数分周回路が得られ
る。Moreover, in the embodiment of the present invention, the final output stage 5R-F, F circuit 13 and DL circuit 14 explained in FIG. 6 are deleted,
Furthermore, in FIG. 6, a NOR gate is used to apply feedback to the data terminal D of the first-stage D-F, F circuit, and in this embodiment, it is used to output a reset signal for the final-stage D-F, F circuit. Since the configuration is used in place of the DL circuit 14, an odd number frequency dividing circuit can be obtained with a simpler circuit configuration.

このような構成は、無調整の奇数分周回路であるため集
積回路化により適したものとなる。Since such a configuration is an unadjusted odd-number frequency dividing circuit, it is more suitable for integration into an integrated circuit.

〔発明の効果〕〔Effect of the invention〕

以上のような本発明によれば、デユーティファクタ５０
％近傍の奇数分周パルスをより簡易な奇数分周回路で得
ることが出来る。According to the present invention as described above, the duty factor 50
% can be obtained using a simpler odd frequency dividing circuit.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例におけるタイムチャートを説明する図、 第４図は本発明の他の実施例を説明するブロック図、 第５図は本発明の他の実施例におけるタイムチャートを
説明する図、 第６図は従来例を説明するブロック図、第７図は従来例
におけるタイムチャートを説明する図、 をそれぞれ示す。 図において、 １１．１２．２０（１）　〜２０（ｎ）はＤ−Ｆ、Ｆ回
路、１３は５Ｒ−Ｆ、Ｆ回路、 １４はＤＬ回路、 １５、３０ａ、　３０ｂはＮＯＲゲー１−１３０は否定
論理和回路、 不奏沖月の実４ａ仔り乏説ａ閂イる７゛口・・ノフ亙菓
２区 Ａ（４４８月の　夕ごｅｒＦＪＩてＬ’１７Ｂクィム干
ヤー斤Ｅ　ＲＢＦ４　？ろ２第３　囚FIG. 1 is a block diagram explaining the present invention in detail, FIG. 2 is a block diagram explaining the present invention in detail, FIG. 3 is a diagram explaining a time chart in an embodiment of the present invention, and FIG. 4 is a block diagram explaining the present invention in detail. FIG. 5 is a block diagram for explaining another embodiment of the invention, FIG. 5 is a diagram for explaining a time chart in another embodiment of the invention, FIG. 6 is a block diagram for explaining a conventional example, and FIG. 7 is a diagram for explaining a conventional example. Figures illustrating the time charts are shown, respectively. In the figure, 11.12.20(1) to 20(n) are D-F, F circuits, 13 is 5R-F, F circuit, 14 is DL circuit, 15, 30a, 30b are NOR games 1-130 Negative disjunction circuit, failure Okitsuki no Mi 4a child scarcity theory a lock 7. 2nd 3rd prisoner

Claims (1)

【特許請求の範囲】 所定ビットレートのクロックを奇数分周して５０％近傍
のデューティファクタを有する連続パルスを得る奇数分
周回路であって、 それぞれクロック端子（Ｃ）とデータ端子（Ｄ）とリセ
ット端子（Ｒ）を有するｎ段のＤ型フリップフロップ（
２０（１）〜２０（ｎ））と、複数入力信号を否定論理
和する否定論理和回路（３０）を備え、 前記ｎ段のＤ型フリップフロップ（２０（１）〜２０（
ｎ））の内第１段目のＤ型フリップフロップ（２０（１
））の当該クロック端子（Ｃ）へ入力する所定ビットレ
ートのクロック（ＣＬＫ）を分周した正出力（Ｑ）と、
（ｎ−１）段目のＤ型フリップフロップ（２０（ｎ−１
））の正出力（Ｑ）と前記クロック（ＣＬＫ）とを前記
否定論理和回路（３０）で否定論理和し、その出力をｎ
段目のＤ型フリップフロップ（２０（ｎ））のリセット
端子（Ｒ）へ送出することを特徴とする奇数分周回路。[Scope of Claims] An odd frequency dividing circuit that divides a clock of a predetermined bit rate by an odd number to obtain continuous pulses having a duty factor of around 50%, the circuit comprising: a clock terminal (C) and a data terminal (D), respectively. An n-stage D-type flip-flop (
20(1) to 20(n)), and a NOR circuit (30) for NORing a plurality of input signals, the n-stage D-type flip-flops (20(1) to 20(n)) are provided.
n)), the first stage D-type flip-flop (20(1
)) A positive output (Q) obtained by dividing a clock (CLK) with a predetermined bit rate input to the clock terminal (C) of the device;
(n-1) stage D-type flip-flop (20(n-1
))'s positive output (Q) and the clock (CLK) are NOR'd by the NOR circuit (30), and the output is n
An odd frequency divider circuit characterized in that it sends a signal to a reset terminal (R) of a D-type flip-flop (20(n)) in the second stage.