JPH10163819A - Digitally controlled oscillation circuit - Google Patents
Digitally controlled oscillation circuitInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ディジタル周波数
制御信号により発振周波数を動的に制御可能なディジタ
ル制御発振回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digitally controlled oscillation circuit capable of dynamically controlling an oscillation frequency by a digital frequency control signal.
【０００２】[0002]
【従来の技術】従来、この種の可変周波数式の発振回路
としては、例えば特開平６−２３２６２９号公報に開示
された可変周波数発振回路及び可変遅延回路が挙げられ
る。2. Description of the Related Art Conventionally, as this type of variable frequency oscillation circuit, for example, a variable frequency oscillation circuit and a variable delay circuit disclosed in Japanese Patent Application Laid-Open No. 6-232629 are cited.
【０００３】この可変周波数発振回路では、反転素子の
入出力間に水晶振動子及び負荷容量で構成された正帰還
ループを設け、その間に可変遅延回路を挿入して発振周
波数を制御できるようにしている。In this variable frequency oscillating circuit, a positive feedback loop composed of a crystal oscillator and a load capacitor is provided between the input and output of the inverting element, and a variable delay circuit is inserted between them so that the oscillation frequency can be controlled. I have.
【０００４】又、特開平６−１６４３３９号公報にはデ
ジタル制御遅延装置及びデジタル制御発振装置が開示さ
れている。Japanese Patent Application Laid-Open No. 6-164339 discloses a digitally controlled delay device and a digitally controlled oscillator.
【０００５】このデジタル制御発振装置では、反転素子
をリング状に連結してパルス信号の周回路を構成し、そ
の一部をＳＷ素子によりバイパスする周回回路を基本ル
ープとし、数周に一回だけ基本ループより長いループを
通し、そのループの長さを変化させることによって発振
周波数を制御できるようにしている。[0005] In this digitally controlled oscillator, an inversion element is connected in a ring to form a pulse signal circuit, and a circuit in which a part of the circuit is bypassed by a SW element is used as a basic loop. The oscillation frequency can be controlled by passing through a loop longer than the basic loop and changing the length of the loop.
【０００６】[0006]
【発明が解決しようとする課題】上述した可変周波数発
振回路の場合、回路構成要素として水晶振動子やキャパ
シタンスを要するため、集積化を計り難いという問題が
ある。In the case of the above-mentioned variable frequency oscillation circuit, since a crystal oscillator and a capacitance are required as circuit components, there is a problem that integration is difficult to measure.
【０００７】又、上述したデジタル制御発振装置の場
合、構成要素を全て半導体素子で具現できるが、標準ロ
ジック回路から外れたＳＷ素子が使用されている上、出
力ＣＬＫ信号の数倍の周波数で内部回路を動作させねば
ならず、高速処理用には不向きであるという難点があ
る。In the case of the above-mentioned digitally controlled oscillator, all the components can be realized by semiconductor elements. However, SW elements deviating from the standard logic circuit are used, and the internal frequency is several times the frequency of the output CLK signal. The circuit has to be operated, which is not suitable for high-speed processing.
【０００８】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、比較的高い周波数
での高速処理用の周波数可変発振が可能であると共に、
動的な発振周波数の変更にも適用可能であり、しかも簡
素な構成で集積化が容易なディジタル制御発振回路を提
供することにある。The present invention has been made in order to solve such a problem, and its technical problem is that a variable frequency oscillation for high-speed processing at a relatively high frequency is possible,
It is an object of the present invention to provide a digitally controlled oscillation circuit which can be applied to a dynamic change of the oscillation frequency and which can be easily integrated with a simple configuration.
【０００９】[0009]
【課題を解決するための手段】本発明によれば、一つの
反転素子及び基本遅延素子と複数の微調整用遅延素子と
をそれぞれループ状に接続していると共に、これらの素
子の遅延合計時間の２倍を発振周期とする出力クロック
信号を出力するディジタル制御発振回路において、周波
数が異なる複数のディジタル周波数制御信号に応じて複
数の微調整用遅延素子の出力を選択して一巡するループ
帰還信号における遅延時間を変更させて出力クロック信
号の発振周波数を変更可能な選択回路を備えたディジタ
ル制御発振回路が得られる。According to the present invention, a single inversion element and a basic delay element and a plurality of fine adjustment delay elements are connected in a loop, respectively, and the total delay time of these elements is adjusted. In a digitally controlled oscillation circuit that outputs an output clock signal having an oscillation cycle twice as large as that of the above, a loop feedback signal that loops by selecting the outputs of a plurality of fine adjustment delay elements according to a plurality of digital frequency control signals having different frequencies , A digitally controlled oscillation circuit having a selection circuit capable of changing the oscillation frequency of the output clock signal by changing the delay time is obtained.
【００１０】又、本発明によれば、上記ディジタル制御
発振回路において、選択回路からの出力及びループ帰還
信号がＬＯＷ状態のときに該選択回路の動作タイミング
を一致させる保護回路を備えたディジタル制御発振回路
が得られる。According to the present invention, in the above digitally controlled oscillation circuit, the digitally controlled oscillation circuit includes a protection circuit for matching the operation timing of the selection circuit when the output from the selection circuit and the loop feedback signal are in a LOW state. A circuit is obtained.
【００１１】更に、本発明によれば、上記ディジタル制
御発振回路において、保護回路は、選択回路の出力及び
ループ帰還信号を入力してクロック信号を出力するＮＯ
Ｒゲートと、クロック信号の立ち上がりエッジに基づい
て複数のディジタル周波数制御信号を選択回路へ出力す
るフリップ・フロップとから成るディジタル制御発振回
路が得られる。Further, according to the present invention, in the digitally controlled oscillation circuit, the protection circuit receives the output of the selection circuit and the loop feedback signal and outputs a clock signal.
A digitally controlled oscillation circuit comprising an R gate and a flip-flop for outputting a plurality of digital frequency control signals to a selection circuit based on a rising edge of a clock signal is obtained.
【００１２】[0012]
【発明の実施の形態】以下に実施例を挙げ、本発明のデ
ィジタル制御発振回路について、図面を参照して詳細に
説明する。Embodiments of the present invention will be described below in detail with reference to the accompanying drawings.
【００１３】図１は、本発明の一実施例に係るディジタ
ル制御発振回路の基本構成を示した回路ブロック図であ
る。FIG. 1 is a circuit block diagram showing a basic configuration of a digitally controlled oscillator circuit according to one embodiment of the present invention.
【００１４】このディジタル制御発振回路は、反転素子
としての反転ゲート４と、遅延量の大きな固定遅延用の
基本遅延素子（ｌａｒｇｅ Ｄｅｌａｙ）５と、遅延量
の小さな周波数可変用の複数の微調整用遅延素子（Ｄｅ
ｌａｙ）６1 〜６n とをそれぞれループ状に接続して成
る発振回路と、周波数が異なる複数のディジタル周波数
制御信号ｆ0 〜ｆm に応じて複数の微調整用遅延素子６
1 〜６n の出力を選択して一巡するループ帰還信号にお
ける遅延時間を変更させて出力クロック信号ＯＵＴ−Ｃ
ＬＫの発振周波数を変更可能な選択回路（ＳＥＬ）３
と、この選択回路３からの出力及びループ帰還信号がＬ
ＯＷ状態のときに選択回路３の動作タイミングを一致さ
せる保護回路とを備えて成っている。This digitally controlled oscillator circuit has an inverting gate 4 as an inverting element, a basic delay element (large delay) 5 for a fixed delay having a large delay amount, and a plurality of fine adjustments for frequency variation having a small delay amount. Delay element (De
lay) 6 1 to 6 and an oscillation circuit, each formed by connecting in a loop n, a plurality of fine adjustment delay element in accordance with a plurality of digital frequency control signal f 0 ~f m having different frequencies 6
The output clock signal OUT-C is selected by selecting the outputs 1 to 6 n and changing the delay time of the loop feedback signal that makes a round.
Selection circuit (SEL) 3 that can change LK oscillation frequency
And the output from the selection circuit 3 and the loop feedback signal are L
And a protection circuit that matches the operation timing of the selection circuit 3 in the OW state.
【００１５】このうち、保護回路は選択回路３の出力及
びループ帰還信号を入力してクロック信号ＣＬＫを出力
するＮＯＲゲート１と、クロック信号ＣＬＫの立ち上が
りエッジに基づいて複数のディジタル周波数制御信号ｆ
0 〜ｆm を選択回路３へ出力するフリップ・フロップ
（Ｆ／Ｆ）２とから成っている。こうした保護回路の働
きにより、選択回路（ＳＥＬ）３における選択動作に伴
って出力クロック信号ＯＵＴ−ＣＬＫに発生するグリッ
ジ・ノイズ等が防止され、動的な発振周波数の変更に際
しても適用できるようになっている。但し、動的に発振
周波数を変化させたい場合には、微調整用遅延素子６1
〜６n に関する遅延時間の合計が基本遅延素子５の遅延
時間よりも十分小さくなるような値を決める必要があ
る。The protection circuit includes a NOR gate 1 which receives the output of the selection circuit 3 and a loop feedback signal and outputs a clock signal CLK, and a plurality of digital frequency control signals f based on a rising edge of the clock signal CLK.
0 flip-flop for outputting a ~f m to the selection circuit 3 (F / F) made up of 2. By the operation of such a protection circuit, glitch noise or the like generated in the output clock signal OUT-CLK due to the selection operation in the selection circuit (SEL) 3 is prevented, and the present invention can be applied even when the oscillation frequency is dynamically changed. ing. However, when it is desired to dynamically change the oscillation frequency, the fine adjustment delay element 6 1
It is necessary to determine a value such that the sum of the delay times for .about.6 n is sufficiently smaller than the delay time of the basic delay element 5.
【００１６】次に、このディジタル制御発振回路の基本
発振ループの動作を説明する。先ず選択回路３において
入力端子ＩＮ0 〜ＩＮn のうち、固定的に入力端子ＩＮ
n を選択している場合、反転ゲート４から出力され出力
クロック信号ＯＵＴ−ＣＬＫに注目すると、初期的にこ
れがＨｉｇｈ状態であれば、この出力クロック信号ＯＵ
Ｔ−ＣＬＫは基本遅延素子５、微調整用遅延素子６1 〜
６n 、及び選択回路３を伝達し、それらの素子で与えら
れる遅延時間後にループ帰還信号として反転ゲート４の
入力へ与えられ、そのループ帰還信号（出力クロック信
号ＯＵＴ−ＣＬＫ）はＬｏｗ状態となる。このＬｏｗ状
態の出力クロック信号ＯＵＴ−ＣＬＫは、同様にして遅
延素子による一定時間の遅延を経た後にループ帰還信号
として反転ゲート４の入力へ与えられ、再びそのループ
帰還信号（出力クロック信号ＯＵＴ−ＣＬＫ）はＨｉｇ
ｈ状態となる。このようにして、出力クロック信号ＯＵ
Ｔ−ＣＬＫの１周期が発生し、以後はこうした動作が繰
り返し行われる。Next, the operation of the basic oscillation loop of the digitally controlled oscillation circuit will be described. First, the selection circuit 3 fixedly selects the input terminal IN among the input terminals IN 0 to IN n.
When n is selected, paying attention to the output clock signal OUT-CLK output from the inverting gate 4, if this is initially a High state, this output clock signal OU
T-CLK is basic delay element 5, the fine adjustment delay element 6 1
6 n and the selection circuit 3, and after a delay time given by those elements, is applied to the input of the inverting gate 4 as a loop feedback signal, and the loop feedback signal (output clock signal OUT-CLK) is in a low state. . The output clock signal OUT-CLK in the low state is similarly supplied to the input of the inverting gate 4 as a loop feedback signal after a predetermined time delay by the delay element, and the loop feedback signal (output clock signal OUT-CLK) is returned again. ) Is Hig
h state. Thus, output clock signal OU
One cycle of T-CLK occurs, and thereafter, these operations are repeated.
【００１７】又、このディジタル制御発振回路における
周波数の制御動作について説明する。このディジタル制
御発振回路の発振周波数は上述したように反転ゲート４
から出力される出力クロック信号ＯＵＴ−ＣＬＫが一巡
して再びループ帰還信号として反転ゲート４へ戻ってく
る時間によって決定されるので、この遅延時間を変える
ことによって発振周波数を変化させることができる。こ
こでは、複数の遅延素子を従属接続し、それぞれの遅延
素子から取った出力を選択回路３で選択するという方法
でこれを行っているが、そのときの発振周波数（発振周
期）の最小制御ステップは、微調整用遅延素子６1 〜６
n の遅延時間の２倍である。The operation of controlling the frequency in the digitally controlled oscillation circuit will be described. The oscillation frequency of this digitally controlled oscillation circuit is, as described above,
Is determined by the time when the output clock signal OUT-CLK output from the circuit goes back to the inverting gate 4 as a loop feedback signal again, so that the oscillation frequency can be changed by changing the delay time. Here, a plurality of delay elements are cascaded, and the output obtained from each of the delay elements is selected by the selection circuit 3. This is performed by the minimum control step of the oscillation frequency (oscillation cycle) at that time. is, fine adjustment delay element 6 1-6
It is twice the delay time of n .
【００１８】更に、このディジタル制御発振回路をＰＬ
Ｌ回路等のように動的な周波数の変更が要求されるシス
テム内で使用する場合の動作について説明する。このよ
うな用途の場合、連続的な発振周波数の変更、即ち、連
続的に選択回路３によるパスの切り替えが要求されるの
で、その切り替えを適切なタイミングで行わないと出力
クロック信号ＯＵＴ−ＣＬＫにグリッジ・ノイズ等が発
生して正しい発振周波数（発振周期）が得られなくなっ
てしまう。これを回避するために、ＮＯＲゲート１及び
フリップ・フロップ２から成る保護回路を使用し、選択
回路３に入力されるループ帰還信号（出力クロック信号
ＯＵＴ−ＣＬＫ）及びその出力が共にＬｏｗ状態になっ
た瞬間にＮＯＲゲート１の出力に立ち上がりエッジを発
生してクロック信号ＣＬＫとし、そのクロック信号ＣＬ
Ｋをフリップ・フロップ２のＣＬＫ端子に与え、フリッ
プ・フロップ２により周波数制御信号ｆ0 〜ｆm を選択
回路３の制御用入力端子Ｓ0 〜Ｓm に対して伝送するよ
うにしている。Further, this digitally controlled oscillation circuit is
The operation in the case of using in a system that requires a dynamic frequency change, such as an L circuit, will be described. In such an application, a continuous change of the oscillation frequency, that is, a continuous switching of the path by the selection circuit 3 is required. Therefore, unless the switching is performed at an appropriate timing, the output clock signal OUT-CLK is Glitch noise or the like is generated, and a correct oscillation frequency (oscillation cycle) cannot be obtained. In order to avoid this, a protection circuit including a NOR gate 1 and a flip-flop 2 is used, and both the loop feedback signal (output clock signal OUT-CLK) input to the selection circuit 3 and the output thereof become Low. Instantaneously, a rising edge is generated in the output of the NOR gate 1 to generate a clock signal CLK, and the clock signal CL
Giving K to the CLK terminal of flip-flop 2, and so as to transmit on the frequency control signal f 0 ~f m control input terminal S of the selection circuit 3 0 to S m by flip-flop 2.
【００１９】ここでは微調整用遅延素子６1 〜６n の遅
延時間の合計を基本遅延素子５の遅延時間よりも十分小
さくなるような値に決めているので、選択回路３が如何
なる入力を選択していても、選択回路３に入力されるル
ープ帰還信号（出力クロック信号ＯＵＴ−ＣＬＫ）及び
その出力が共にＬｏｗ状態になるタイミングが存在し、
その瞬間に選択回路３を切り替えるため、選択回路３の
出力（出力クロック信号ＯＵＴ−ＣＬＫ）にはグリッジ
・ノイズが発生しない。Here, since the sum of the delay times of the fine adjustment delay elements 6 1 to 6 n is determined to be sufficiently smaller than the delay time of the basic delay element 5, the selection circuit 3 selects any input. However, there is a timing at which both the loop feedback signal (output clock signal OUT-CLK) input to the selection circuit 3 and the output thereof become a low state,
Since the selection circuit 3 is switched at that moment, glitch noise does not occur in the output of the selection circuit 3 (output clock signal OUT-CLK).
【００２０】図２は、このディジタル制御発振回路の各
部における周波数切り替え時の処理信号の波形を示した
タイミングチャートである。但し、ここでは周波数制御
信号ｆ0 〜ｆm を２ビットとし、基本遅延素子５に関す
る遅延時間を１０ｎｓ，微調整用遅延素子６1 〜６3 及
びその他の論理回路に関する遅延時間をＩｎｓとしてい
る。FIG. 2 is a timing chart showing the waveform of the processing signal at the time of switching the frequency in each section of the digitally controlled oscillation circuit. Here, the frequency control signals f 0 to f m are 2 bits, the delay time for the basic delay element 5 is 10 ns, and the delay time for the fine adjustment delay elements 6 1 to 6 3 and other logic circuits is Ins.
【００２１】ここでは、周波数制御信号（ＬＳＢ）ｆ0
及び周波数制御信号（ＭＳＢ）ｆ1が図示のような波形
である場合、出力クロック信号ＯＵＴ−ＣＬＫが初期的
に３０ｎｓの発振周波数（発振周期）であり、この出力
クロック信号ＯＵＴ−ＣＬＫが基本遅延素子５の出力５
−ＯＵＴ，微調整用遅延素子６1 の出力６1 −ＯＵＴ，
微調整用遅延素子６2 の出力６2 −ＯＵＴ，及び微調整
用遅延素子６3 の出力６3 −ＯＵＴとして遅延されたル
ープ帰還信号となり、これらがそれぞれ選択回路３の入
力端子ＩＮ0 ，ＩＮ1 ，ＩＮ2 ，ＩＮ3 に入力されると
共に、同様なループ帰還信号を入力したＮＯＲゲート１
からの出力１−ＯＵＴ（クロック信号ＣＬＫ）が図示の
ような波形である場合、フリップ・フロップ２を経て選
択回路３の制御用入力端子Ｓ0 ，Ｓ1 に周波数制御信号
ｆ0 ，ｆ1 が伝送され、この結果として選択回路３から
の出力３−ＯＵＴが得られ、更に選択回路３からの出力
３−ＯＵＴが反転ゲート４を経て上述した動作を繰り返
すことで出力クロック信号ＯＵＴ−ＣＬＫの発振周波数
（発振周期）が２４ｎｓに短縮されることを示してい
る。Here, the frequency control signal (LSB) f 0
When the frequency control signal (MSB) f 1 has a waveform as shown in the figure, the output clock signal OUT-CLK has an initial oscillation frequency (oscillation cycle) of 30 ns, and the output clock signal OUT-CLK has a basic delay. Output 5 of element 5
-OUT, fine adjustment delay element 61 outputs 6 1 -OUT,
Becomes fine adjustment delay element 6 second output 6 2 -OUT, and the loop feedback signal delayed as the output 6 3 -OUT fine adjustment delay element 6 3, the input terminal IN 0 of the selection circuit 3 they are, IN 1 , IN 2 , and IN 3 , and a NOR gate 1 that receives a similar loop feedback signal
When the output 1-OUT (clock signal CLK) has a waveform as shown in the figure, the frequency control signals f 0 , f 1 are applied to the control input terminals S 0 , S 1 of the selection circuit 3 via the flip-flop 2. The output 3-OUT from the selection circuit 3 is obtained as a result, and the output 3-OUT from the selection circuit 3 repeats the above-described operation via the inverting gate 4 to oscillate the output clock signal OUT-CLK. This indicates that the frequency (oscillation cycle) is reduced to 24 ns.
【００２２】尚、選択回路３からの出力３−ＯＵＴの波
形に関して、図中に示した↑は選択回路３における入
力端子ＩＮ3 からＩＮ0 への切り替えタイミングを示
し、↑は選択回路３における入力端子ＩＮ0 からＩＮ
3 への切り替えタイミングを示している。Regarding the waveform of the output 3-OUT from the selection circuit 3, ↑ shown in the figure indicates the timing of switching from the input terminal IN 3 to IN 0 in the selection circuit 3, and ↑ indicates the input in the selection circuit 3. Terminals IN 0 to IN
The timing of switching to 3 is shown.
【００２３】[0023]
【発明の効果】以上に述べた通り、本発明のディジタル
制御発振回路によれば、全ての回路構成要素をディジタ
ル回路としているので、比較的高い周波数での高速処理
用の周波数可変発振が可能であると共に、簡素な構成で
Ｇ／Ａ等に容易に集積化することが可能となり、発振回
路及びその周辺回路を含む発振器やそれを搭載する装置
の低価格化や小型化への具現に絶大な効力を発揮するよ
うになる。又、特に可変周波数の制御を複数ビットのデ
ィジタル周波数制御信号により行い得る上、その発振周
波数の変更が動的に可能になるため、システム内でＰＬ
Ｌ回路等のＶＣＸＯ相当としての使用が可能となり、シ
ステム全体を見た場合にも装置における全回路をディジ
タル化することも可能となる。As described above, according to the digitally controlled oscillation circuit of the present invention, since all the circuit components are digital circuits, the variable frequency oscillation for high-speed processing at a relatively high frequency is possible. In addition, it is possible to easily integrate into a G / A or the like with a simple configuration, which is enormous for realizing low cost and downsizing of an oscillator including an oscillation circuit and its peripheral circuit and a device equipped with the oscillator. It will be effective. In addition, in particular, the variable frequency can be controlled by a multi-bit digital frequency control signal, and the oscillation frequency can be dynamically changed.
It becomes possible to use an L circuit or the like as a VCXO equivalent, and it is possible to digitize all circuits in the apparatus even when the entire system is viewed.
【図１】本発明の一実施例に係るディジタル制御発振回
路の基本構成を示した回路ブロック図である。FIG. 1 is a circuit block diagram showing a basic configuration of a digitally controlled oscillator circuit according to one embodiment of the present invention.
【図２】図１に示すディジタル制御発振回路の各部にお
ける周波数切り替え時の処理信号の波形を示したタイミ
ングチャートである。FIG. 2 is a timing chart showing a waveform of a processing signal at the time of frequency switching in each section of the digitally controlled oscillator shown in FIG.
１ ＮＯＲゲート ２ フリップ・フロップ（Ｆ／Ｆ） ３ 選択回路（ＳＥＬ） ４ 反転ゲート ５ 基本遅延素子（Ｌａｒｇｅ Ｄｅｌａｙ） ６1 〜６n 微調整用遅延素子（Ｄｅｌａｙ）1 NOR gate 2 flip-flops (F / F) 3 selection circuit (SEL) 4 inverting gate 5 basic delay elements (Large Delay) 6 1 ~6 n fine adjustment delay element (Delay)
Claims (3)
の微調整用遅延素子とをそれぞれループ状に接続してい
ると共に、これらの素子の遅延合計時間の２倍を発振周
期とする出力クロック信号を出力するディジタル制御発
振回路において、周波数が異なる複数のディジタル周波
数制御信号に応じて前記複数の微調整用遅延素子の出力
を選択して一巡するループ帰還信号における遅延時間を
変更させて前記出力クロック信号の発振周波数を変更可
能な選択回路を備えたことを特徴とするディジタル制御
発振回路。1. An output clock in which one inversion element and a basic delay element and a plurality of fine adjustment delay elements are connected in a loop, respectively, and an oscillation cycle is twice the total delay time of these elements. A digitally controlled oscillation circuit for outputting a signal, wherein the outputs of the plurality of fine adjustment delay elements are selected in accordance with a plurality of digital frequency control signals having different frequencies to change a delay time in a loop feedback signal which loops, and A digitally controlled oscillation circuit comprising a selection circuit capable of changing an oscillation frequency of a clock signal.
において、前記選択回路からの出力及び前記ループ帰還
信号がＬＯＷ状態のときに該選択回路の動作タイミング
を一致させる保護回路を備えたことを特徴とするディジ
タル制御発振回路。2. The digitally controlled oscillation circuit according to claim 1, further comprising a protection circuit that matches an operation timing of the selection circuit when an output from the selection circuit and the loop feedback signal are in a LOW state. Digitally controlled oscillator circuit.
において、前記保護回路は、前記選択回路の出力及び前
記ループ帰還信号を入力してクロック信号を出力するＮ
ＯＲゲートと、前記クロック信号の立ち上がりエッジに
基づいて前記複数のディジタル周波数制御信号を前記選
択回路へ出力するフリップ・フロップとから成ることを
特徴とするディジタル制御発振回路。3. The digitally controlled oscillation circuit according to claim 2, wherein said protection circuit receives an output of said selection circuit and said loop feedback signal and outputs a clock signal.
A digitally controlled oscillator circuit comprising: an OR gate; and a flip-flop that outputs the plurality of digital frequency control signals to the selection circuit based on a rising edge of the clock signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8325131A JPH10163819A (en) | 1996-12-05 | 1996-12-05 | Digitally controlled oscillation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8325131A JPH10163819A (en) | 1996-12-05 | 1996-12-05 | Digitally controlled oscillation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163819A true JPH10163819A (en) | 1998-06-19 |
Family
ID=18173426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8325131A Pending JPH10163819A (en) | 1996-12-05 | 1996-12-05 | Digitally controlled oscillation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163819A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100646245B1 (en) | 2005-12-26 | 2006-11-23 | 엘지전자 주식회사 | Digitally controlled oscillator |
-
1996
- 1996-12-05 JP JP8325131A patent/JPH10163819A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100646245B1 (en) | 2005-12-26 | 2006-11-23 | 엘지전자 주식회사 | Digitally controlled oscillator |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020703 |