JPH0313676B2 - - Google Patents
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- JPH0313676B2 JPH0313676B2 JP25104684A JP25104684A JPH0313676B2 JP H0313676 B2 JPH0313676 B2 JP H0313676B2 JP 25104684 A JP25104684 A JP 25104684A JP 25104684 A JP25104684 A JP 25104684A JP H0313676 B2 JPH0313676 B2 JP H0313676B2
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- mos
- line
- mos transistor
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- WZFUQSJFWNHZHM-UHFFFAOYSA-N 2-[4-[2-(2,3-dihydro-1H-inden-2-ylamino)pyrimidin-5-yl]piperazin-1-yl]-1-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)ethanone Chemical compound C1C(CC2=CC=CC=C12)NC1=NC=C(C=N1)N1CCN(CC1)CC(=O)N1CC2=C(CC1)NN=N2 WZFUQSJFWNHZHM-UHFFFAOYSA-N 0.000 description 1
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- Read Only Memory (AREA)
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、マスクROM、PROM等のROM装
置、特にその読出し回路に関するものである。
置、特にその読出し回路に関するものである。
(従来の技術)
従来、このような分野の技術としては、特開昭
59−75495号公報に記載されるものがあつた。以
下、その構成の概要を図を用いて説明する。
59−75495号公報に記載されるものがあつた。以
下、その構成の概要を図を用いて説明する。
第2図は、従来の読出し回路を備えたEPROM
装置の一構成例を示す回路図である。
装置の一構成例を示す回路図である。
第2図において、1は複数個のメモリ素子2−
11〜2mnをマトリツクス状に配列してなるメ
モリアレイであり、各メモリ素子2−11〜2−
mnはフローテイングゲート電極及びコントロー
ルゲート電極を持つFAMOSにより構成されてい
る。そして同一行に配列されたメモリ素子2−1
1〜2−1n,……,2−m1〜2−mnのコン
トロールゲートは、各ワード線4−1〜4−mに
それぞれ接続されると共に、同一列に配列された
メモリ素子2−11〜2−m1,……,2−1n
〜2−mnのドレインへ、各データ線5−1〜5
−nにそれぞれ接続されている。各データ線5−
1〜5−nはそれぞれスイツチ6−1〜6−nを
介してコモンデータ線7に接続されている。
11〜2mnをマトリツクス状に配列してなるメ
モリアレイであり、各メモリ素子2−11〜2−
mnはフローテイングゲート電極及びコントロー
ルゲート電極を持つFAMOSにより構成されてい
る。そして同一行に配列されたメモリ素子2−1
1〜2−1n,……,2−m1〜2−mnのコン
トロールゲートは、各ワード線4−1〜4−mに
それぞれ接続されると共に、同一列に配列された
メモリ素子2−11〜2−m1,……,2−1n
〜2−mnのドレインへ、各データ線5−1〜5
−nにそれぞれ接続されている。各データ線5−
1〜5−nはそれぞれスイツチ6−1〜6−nを
介してコモンデータ線7に接続されている。
各ワード線4−1〜4−mはワード線デコーダ
8に接続されると共に、各スイツチ6−1〜4−
nはデータ線デコーダ9に接続されている。そし
てアドレス信号A11〜A1nがワード線デコーダ8
に、アドレス信号A21〜A2oがデータ線デコーダ
9にそれぞれ与えられると、ワード線デコーダ8
は与えられたアドレス信号を解読して1つのワー
ド線に選択レベルのワード線駆動信号を供給する
と共に、データ線デコーダ9は与えられたアドレ
ス信号を解読して1つのスイツチをオン状態に
し、このオン状態のスイツチを介して1つのデー
タ線をコモンデータ線7に接続する。
8に接続されると共に、各スイツチ6−1〜4−
nはデータ線デコーダ9に接続されている。そし
てアドレス信号A11〜A1nがワード線デコーダ8
に、アドレス信号A21〜A2oがデータ線デコーダ
9にそれぞれ与えられると、ワード線デコーダ8
は与えられたアドレス信号を解読して1つのワー
ド線に選択レベルのワード線駆動信号を供給する
と共に、データ線デコーダ9は与えられたアドレ
ス信号を解読して1つのスイツチをオン状態に
し、このオン状態のスイツチを介して1つのデー
タ線をコモンデータ線7に接続する。
コモンデータ線7には読出し回路10及び図示
しない書込み回路が接続されている。読出し回路
10は、図示しない制制御回路により作動、停止
が制御され、該制制御回路により作動状態にされ
ると、ワード線4−1〜4−m及びデータ線5−
1〜5−nにより選択されたメモリ素子2−11
〜2−mn中の1つに記憶されているデータ出力
を読出して出力する。
しない書込み回路が接続されている。読出し回路
10は、図示しない制制御回路により作動、停止
が制御され、該制制御回路により作動状態にされ
ると、ワード線4−1〜4−m及びデータ線5−
1〜5−nにより選択されたメモリ素子2−11
〜2−mn中の1つに記憶されているデータ出力
を読出して出力する。
ここで、読出し回路10は、コモンデータ線7
に直線接続された増幅MOS FET11及び負荷
MOS FET12からなるゲート接地型の増幅回
路と、選択されたメモリ素子にバイアス電圧を与
えるためのMOS FET13と、2つの直列接続
されたMOS FET14,15を具えたMOS
FET11,13のバイアス回路と、前記増幅回
路の出力と基準電圧Vrefとの差を増幅する差動増
幅器16と、その差動増幅器16の出力端子17
とを備えている。
に直線接続された増幅MOS FET11及び負荷
MOS FET12からなるゲート接地型の増幅回
路と、選択されたメモリ素子にバイアス電圧を与
えるためのMOS FET13と、2つの直列接続
されたMOS FET14,15を具えたMOS
FET11,13のバイアス回路と、前記増幅回
路の出力と基準電圧Vrefとの差を増幅する差動増
幅器16と、その差動増幅器16の出力端子17
とを備えている。
以上の構成において、データ線デコーダ9によ
つてスイツチ6−1〜6−nの1つ、例えば6−
1がオンすると、選択されたデータ線5−1がコ
モンデータ線7に接続される。この際、ワード線
デコーダ8によつて選択レベルの信号がワード線
4−1〜4−mの1つ、例えば4−1に与えら
れ、このワード線4−1を介してそれに接続され
たメモリ素子2−11〜2−1nのゲートに前記
選択レベルの信号が与えられるため、メモリ素子
2−11が書込み状態(“1”あるいは“0”)に
応じてオンまたはオフ状態になる。
つてスイツチ6−1〜6−nの1つ、例えば6−
1がオンすると、選択されたデータ線5−1がコ
モンデータ線7に接続される。この際、ワード線
デコーダ8によつて選択レベルの信号がワード線
4−1〜4−mの1つ、例えば4−1に与えら
れ、このワード線4−1を介してそれに接続され
たメモリ素子2−11〜2−1nのゲートに前記
選択レベルの信号が与えられるため、メモリ素子
2−11が書込み状態(“1”あるいは“0”)に
応じてオンまたはオフ状態になる。
仮に、選択されたメモリ素子2−11に“1”
が書込まれていると、閾値電圧が選択レベルより
も低いため、該メモリ素子2−11はオン状態に
なる。すると、読出し回路10中の高電源電圧
Vccが、MOS FET13→コモンデータ線7→デ
ータ線5−1→オ状態のメモリ素子2−11→ア
ース(低電源電圧Vssというループで印加され、
コモンデータ線7の電位が低下する。一方、メモ
リ素子2−11に“0”が書込まれていると、閾
値電圧が選択レベルよりも高いため、メモリ素子
2−11がオフ状態になつてコモンデータ線7の
電位はMOS FET11及び13をオフ状態とす
る電位まで上昇する。
が書込まれていると、閾値電圧が選択レベルより
も低いため、該メモリ素子2−11はオン状態に
なる。すると、読出し回路10中の高電源電圧
Vccが、MOS FET13→コモンデータ線7→デ
ータ線5−1→オ状態のメモリ素子2−11→ア
ース(低電源電圧Vssというループで印加され、
コモンデータ線7の電位が低下する。一方、メモ
リ素子2−11に“0”が書込まれていると、閾
値電圧が選択レベルよりも高いため、メモリ素子
2−11がオフ状態になつてコモンデータ線7の
電位はMOS FET11及び13をオフ状態とす
る電位まで上昇する。
コモンデータ線7のレベルは、増幅MOS
FET11のソースに供給され、この増幅MOS
FET11で増幅されて差動増幅器16に与えら
れる。差動増幅器16は入力信号電圧と基準電圧
との差に応じた“1”または“0”のデータ信号
を端子17から出力して読出しを実行する。
FET11のソースに供給され、この増幅MOS
FET11で増幅されて差動増幅器16に与えら
れる。差動増幅器16は入力信号電圧と基準電圧
との差に応じた“1”または“0”のデータ信号
を端子17から出力して読出しを実行する。
以上のように、従来の読出し回路10は、選択
されたデータ線5−1と結合され、選択されたメ
モリ素子2−11のオン、オフ状態を検出する際
に、データ線5−1の電位を急速に定電圧近傍に
引上げる機能を持つている。そしてこの定電圧が
データ線5−1に印加された状態で、メモリ素子
2−11のドレインにデータ線5−1の定電圧
が、ソースに低電源電圧Vssがそれぞれ印加され
ることになる。このような状態下で、メモリ素子
2−11のドレイン・ソース間に流れる電流量を
検出してデータの読出しを行う。ここで、選択さ
れたデータ線5−1のみを、読出し回路10の機
能を用いて該データ線5−1の浮遊容量に充電
し、他の非選択データ線5−2〜5−nには電流
を流し込まないようにして電流消費を抑えてい
た。
されたデータ線5−1と結合され、選択されたメ
モリ素子2−11のオン、オフ状態を検出する際
に、データ線5−1の電位を急速に定電圧近傍に
引上げる機能を持つている。そしてこの定電圧が
データ線5−1に印加された状態で、メモリ素子
2−11のドレインにデータ線5−1の定電圧
が、ソースに低電源電圧Vssがそれぞれ印加され
ることになる。このような状態下で、メモリ素子
2−11のドレイン・ソース間に流れる電流量を
検出してデータの読出しを行う。ここで、選択さ
れたデータ線5−1のみを、読出し回路10の機
能を用いて該データ線5−1の浮遊容量に充電
し、他の非選択データ線5−2〜5−nには電流
を流し込まないようにして電流消費を抑えてい
た。
(発明が解決しようとする問題点)
しかしながら、上記構成の読出し回路では、非
データ線5−2〜5−nと選択されたワード線4
−1との交点に位置するメモリ素子2−12〜2
−1nがオフ状態にあると、仮に非選択データ線
5−1〜5−nに電荷が蓄積されて定電圧になつ
たとしても、メモリ素子2−12〜2−1nのう
ちのオン状態のメモリ素子によつてそれを交点の
セルとするデータ線は低電源電圧Vssまで電位が
下げられてしまうことになる。またワード線4−
1〜4−mの選択が、何回か異なるワード線に対
して行われれば、その間選択されなかつたデータ
線は、それらいずれかのワード線との交点に存在
するオン状態のメモリ素子により、大半低電源電
圧Vssとなつてしまう。
データ線5−2〜5−nと選択されたワード線4
−1との交点に位置するメモリ素子2−12〜2
−1nがオフ状態にあると、仮に非選択データ線
5−1〜5−nに電荷が蓄積されて定電圧になつ
たとしても、メモリ素子2−12〜2−1nのう
ちのオン状態のメモリ素子によつてそれを交点の
セルとするデータ線は低電源電圧Vssまで電位が
下げられてしまうことになる。またワード線4−
1〜4−mの選択が、何回か異なるワード線に対
して行われれば、その間選択されなかつたデータ
線は、それらいずれかのワード線との交点に存在
するオン状態のメモリ素子により、大半低電源電
圧Vssとなつてしまう。
このような状態でワード線4−1〜4−mの選
択を切替えようとした時、新たに選択されたワー
ド線が電位上昇するためには、ソース及びドレイ
ンが低電源電圧Vssとなつた多数の非選択メモリ
素子(MOS FET)のすべてについてチヤネル
(多量の電子を含む反転層)を形成することが必
要となる。従つてそれに必要な電荷をワード線デ
コーダ8内のドライバから供給しなければならな
い。
択を切替えようとした時、新たに選択されたワー
ド線が電位上昇するためには、ソース及びドレイ
ンが低電源電圧Vssとなつた多数の非選択メモリ
素子(MOS FET)のすべてについてチヤネル
(多量の電子を含む反転層)を形成することが必
要となる。従つてそれに必要な電荷をワード線デ
コーダ8内のドライバから供給しなければならな
い。
これは単に、ワード線に接続された非選択メモ
リ素子の負荷容量が、ワード線デコーダ内のドラ
イバからみて大きくなるという問題だけでなく、
ポリシリコン等からなるワード線の持つ低抗成分
と、このワード線に接続された非選択メモリ素子
の負荷容量とによつて信号伝播速度が遅くなると
いう問題を伴なう。特に、集積回路における集積
度の向上に伴ない、ワード線長及びメモリ素子が
増大して信号伝播遅延が無視できなくなり、読出
し速度が低下するという問題点があつた。
リ素子の負荷容量が、ワード線デコーダ内のドラ
イバからみて大きくなるという問題だけでなく、
ポリシリコン等からなるワード線の持つ低抗成分
と、このワード線に接続された非選択メモリ素子
の負荷容量とによつて信号伝播速度が遅くなると
いう問題を伴なう。特に、集積回路における集積
度の向上に伴ない、ワード線長及びメモリ素子が
増大して信号伝播遅延が無視できなくなり、読出
し速度が低下するという問題点があつた。
本発明は、前記従来技術が持つていた問題点と
して、読出し速度の低下の点について解決した
ROM装置を提供するものである。
して、読出し速度の低下の点について解決した
ROM装置を提供するものである。
(問題点を解決するための手段)
本発明は、前記問題点を解決するために、
ROM装置において、一定電圧が印加されるコモ
ン線を各メモリセルの電極に供通接続し、読出し
回路には、第1と第2の電極及び制御電極をそれ
ぞれ有する第1、第2、第3及び第4のMOSト
ランジスタと、高電圧電源に接続された第1及び
第2の電流供給手段と、増幅回路とを設けてい
る。そして、低電圧電源と高電圧電源との間に、
第1及び第3のMOSトランジスタと第1の電流
供給手段とを直列に接続すると共に、第2及び第
4のMOSトランジスタと第2の電流供給手段と
を直列に接続し、さらに第1のMOSトランジス
タの制御電極と第2のMOSトランジスタの第2
の電極とを接続すると共に、第2のMOSトラン
ジスタの制御電極と第4のMOSトランジスタの
第2の電極とを接続し、第3と第4のMOSトラ
ンジスタのゲートを相互に接続する。さらに、第
3のMOSトランジスタの第1の電極を、入力線
を介して各データ線選択用スイツチに共通接続
し、該第3のMOSトランジスタの第2の電極を、
出力線を介して増幅回路に接続したものである。
ROM装置において、一定電圧が印加されるコモ
ン線を各メモリセルの電極に供通接続し、読出し
回路には、第1と第2の電極及び制御電極をそれ
ぞれ有する第1、第2、第3及び第4のMOSト
ランジスタと、高電圧電源に接続された第1及び
第2の電流供給手段と、増幅回路とを設けてい
る。そして、低電圧電源と高電圧電源との間に、
第1及び第3のMOSトランジスタと第1の電流
供給手段とを直列に接続すると共に、第2及び第
4のMOSトランジスタと第2の電流供給手段と
を直列に接続し、さらに第1のMOSトランジス
タの制御電極と第2のMOSトランジスタの第2
の電極とを接続すると共に、第2のMOSトラン
ジスタの制御電極と第4のMOSトランジスタの
第2の電極とを接続し、第3と第4のMOSトラ
ンジスタのゲートを相互に接続する。さらに、第
3のMOSトランジスタの第1の電極を、入力線
を介して各データ線選択用スイツチに共通接続
し、該第3のMOSトランジスタの第2の電極を、
出力線を介して増幅回路に接続したものである。
即ち、本発明のROM装置は、検出すべきデー
タ線の電位を例えば極めてVss電位に近くして、
メモリ素子がその第1の電極(例えば、ソース)
の電位上昇による基板効果によつて電流駆動能力
を低下させないようにすると共に、選択されたデ
ータ線がその浮遊容量に蓄積した電荷をみやかに
放出して検出電位である例えばVss近傍電位にま
で降下し、その他の非選択データ線には常に一定
電位が印加されるように構成したものである。
タ線の電位を例えば極めてVss電位に近くして、
メモリ素子がその第1の電極(例えば、ソース)
の電位上昇による基板効果によつて電流駆動能力
を低下させないようにすると共に、選択されたデ
ータ線がその浮遊容量に蓄積した電荷をみやかに
放出して検出電位である例えばVss近傍電位にま
で降下し、その他の非選択データ線には常に一定
電位が印加されるように構成したものである。
(作用)
本発明によれば、以上のようにROM装置を構
成したので、第1及び第3のMOSトランジスタ
と第1の電流供給手段とは、入力電流を電圧に変
更するように働くと共に、第2及び第4のMOS
トランジスタと第2の電流供給手段とは、定電圧
回路として働く。そして第1、第3のMOSトラ
ンジスタ及び第1の電流供給手段と、第2、第4
のMOSトランジスタ及び第2の電流供給手段と
によつて、入力線側を安定化した低電位に保ち、
これによつてメモリ素子からの電流を該入力線を
介して流入させ、該流入電流量からメモリ素子に
記憶された情報の読出しが行える。その他の非選
択データ線には、常に一定電位が印加される。従
つて、前記問題点を除去できるものである。
成したので、第1及び第3のMOSトランジスタ
と第1の電流供給手段とは、入力電流を電圧に変
更するように働くと共に、第2及び第4のMOS
トランジスタと第2の電流供給手段とは、定電圧
回路として働く。そして第1、第3のMOSトラ
ンジスタ及び第1の電流供給手段と、第2、第4
のMOSトランジスタ及び第2の電流供給手段と
によつて、入力線側を安定化した低電位に保ち、
これによつてメモリ素子からの電流を該入力線を
介して流入させ、該流入電流量からメモリ素子に
記憶された情報の読出しが行える。その他の非選
択データ線には、常に一定電位が印加される。従
つて、前記問題点を除去できるものである。
(実施例)
第1図は本発明の第1の実施例を示すもので、
読出し回路を備えたROM装置の要部の回路図、
及び第3図は第1図の全体構成図である。なお、
第1図及び第3図において第2図中の要素と同一
の要素には同一の符号が付されている。
読出し回路を備えたROM装置の要部の回路図、
及び第3図は第1図の全体構成図である。なお、
第1図及び第3図において第2図中の要素と同一
の要素には同一の符号が付されている。
全体構成を示す第3図おいて、第2図と異なる
点は、メモリアレイ101を形成する複数個のメ
モリ素子102−11〜102−mnをMOS
FETで構成し、各行のメモリ素子102−11
〜102−mn,……,102−m1〜102−
mnのドレインをコモン線103−1〜103−
mでそれぞれ共通に接続すると共に、これらのコ
モン線103−1〜103−1mに例えば高電源
電圧Vccと低電源電圧Vssの中間電圧を与える定電
圧回路105を設け、さらに従来と異なる回路構
成の読出し回路110を入力線115を介してコ
モンデータ線7に接続したことである。そして入
力線115を介して読出し回路110に電流が流
入するか否かがメモリ素子102−11〜102
−mn記憶状態と対応し、これがデータ出力とし
て出力端子116から送出される。
点は、メモリアレイ101を形成する複数個のメ
モリ素子102−11〜102−mnをMOS
FETで構成し、各行のメモリ素子102−11
〜102−mn,……,102−m1〜102−
mnのドレインをコモン線103−1〜103−
mでそれぞれ共通に接続すると共に、これらのコ
モン線103−1〜103−1mに例えば高電源
電圧Vccと低電源電圧Vssの中間電圧を与える定電
圧回路105を設け、さらに従来と異なる回路構
成の読出し回路110を入力線115を介してコ
モンデータ線7に接続したことである。そして入
力線115を介して読出し回路110に電流が流
入するか否かがメモリ素子102−11〜102
−mn記憶状態と対応し、これがデータ出力とし
て出力端子116から送出される。
第1図は定電圧回路105及び読出し回路11
0の詳細を示す図である。
0の詳細を示す図である。
ここで、定電圧回路105は、高電源電圧Vcc
と低電源電圧Vssとの間に負荷用のデプレツシヨ
ン形MOS FET121とMOS FET122とが
直列接続され、かつMOS FET121のドレイ
ンとMOS FET122のゲートとの間にMOS
FET123が並列され、そのMOS FET123
のゲートがMOS FET121のソースに接続さ
れた構成となす。そしてMOS FET121の減
圧機能等により、MOS FET123のソースに
電源電圧VccとVssの安定した中間電圧を発生し、
コモン線103−1〜に与える。
と低電源電圧Vssとの間に負荷用のデプレツシヨ
ン形MOS FET121とMOS FET122とが
直列接続され、かつMOS FET121のドレイ
ンとMOS FET122のゲートとの間にMOS
FET123が並列され、そのMOS FET123
のゲートがMOS FET121のソースに接続さ
れた構成となす。そしてMOS FET121の減
圧機能等により、MOS FET123のソースに
電源電圧VccとVssの安定した中間電圧を発生し、
コモン線103−1〜に与える。
また、読出し回路110は、入力線115から
流入する電流量を検出する検出回路130と、こ
の検出回路130の検出信号を増幅する増幅回路
140とより構成されている。
流入する電流量を検出する検出回路130と、こ
の検出回路130の検出信号を増幅する増幅回路
140とより構成されている。
検出回路130は、一対のエンハンスメント形
MOS FET131,132(第1、第2のMOS
トランジスタ)と、同一形状を持つ一対のエンハ
ンスメント形MOS FET133,134(第3、
第4のMOSトランジスタ)と、同一形状を持つ
一対のデプレツシヨン形MOS FET135,1
36(第1、第2の電流供給手段)とを備えてい
る。MOS FET132は一方のMOS FET13
1と比べて同一ゲート長で半分の長さのゲート幅
を持つている。そして一方の各MOS FET13
2,134,136は直列に接続されて基準電圧
源を構成すると共に、他方の各MOS FET13
1,133,135は直列に接続されて電流/電
圧変換回路を構成する。そのため前者の直列回路
と後者の直列回路とは電源電圧Vcc・Vss間におい
て互いに並列に接続され、かつMOS FET13
3と134のゲートにおいて相互に接続されてい
る。さらに、一方の直列回路において、MOS
FET136のゲートとソース、MOS FET13
4のゲート、及びMOS FET132のゲートは、
基準電位に保持された定電圧線137にそれぞれ
接続されると共に、他方の直列回路において、
MOS FET135のゲートとソース、及びMOS
FET131のゲートは、出力線138にそれぞ
れ接続されている。また、他方の直列回路におけ
るMOS FET133のソースとMOS FET13
1のドレインとの接続箇所には入力線115が接
続されている。MOS FET131,133の接
続箇所に対応する部分が、一方の直列回路におけ
るMOS FET132,134の接続箇所139
である。
MOS FET131,132(第1、第2のMOS
トランジスタ)と、同一形状を持つ一対のエンハ
ンスメント形MOS FET133,134(第3、
第4のMOSトランジスタ)と、同一形状を持つ
一対のデプレツシヨン形MOS FET135,1
36(第1、第2の電流供給手段)とを備えてい
る。MOS FET132は一方のMOS FET13
1と比べて同一ゲート長で半分の長さのゲート幅
を持つている。そして一方の各MOS FET13
2,134,136は直列に接続されて基準電圧
源を構成すると共に、他方の各MOS FET13
1,133,135は直列に接続されて電流/電
圧変換回路を構成する。そのため前者の直列回路
と後者の直列回路とは電源電圧Vcc・Vss間におい
て互いに並列に接続され、かつMOS FET13
3と134のゲートにおいて相互に接続されてい
る。さらに、一方の直列回路において、MOS
FET136のゲートとソース、MOS FET13
4のゲート、及びMOS FET132のゲートは、
基準電位に保持された定電圧線137にそれぞれ
接続されると共に、他方の直列回路において、
MOS FET135のゲートとソース、及びMOS
FET131のゲートは、出力線138にそれぞ
れ接続されている。また、他方の直列回路におけ
るMOS FET133のソースとMOS FET13
1のドレインとの接続箇所には入力線115が接
続されている。MOS FET131,133の接
続箇所に対応する部分が、一方の直列回路におけ
るMOS FET132,134の接続箇所139
である。
増幅回路140は、定電圧線137と出力線1
38の電位差を増幅する差動増幅器150と、こ
の差動増幅器150の出力の電位振幅を増幅する
インバイター160とより構成されている。差動
増幅器150は、高電圧源電Vcc線に並列に接続
された一対の負荷用MOS FET151,152
と、各MOS FET151,152にそれぞれ直
列接続された一対のMOS FET153,154
と、一端がMOS FET153,154に並列接
続され他端から低電源電圧Vssが与えられるMOS
FET155とを備え、MOS FET153,15
4の各ゲートにそれぞれ定電圧線137と出力線
138が接続されている。また、インバイター1
60は、電源電圧Vcc・Vss間に直列に接続された
負荷用のデプレツシヨン形MOS FET161及
び動作用のMOS FET162とを備え、動作用
MOS FET162のゲートに与えられた入力が
増幅されて負荷用MOS FET161のソースか
ら出力端子116へと送出される。
38の電位差を増幅する差動増幅器150と、こ
の差動増幅器150の出力の電位振幅を増幅する
インバイター160とより構成されている。差動
増幅器150は、高電圧源電Vcc線に並列に接続
された一対の負荷用MOS FET151,152
と、各MOS FET151,152にそれぞれ直
列接続された一対のMOS FET153,154
と、一端がMOS FET153,154に並列接
続され他端から低電源電圧Vssが与えられるMOS
FET155とを備え、MOS FET153,15
4の各ゲートにそれぞれ定電圧線137と出力線
138が接続されている。また、インバイター1
60は、電源電圧Vcc・Vss間に直列に接続された
負荷用のデプレツシヨン形MOS FET161及
び動作用のMOS FET162とを備え、動作用
MOS FET162のゲートに与えられた入力が
増幅されて負荷用MOS FET161のソースか
ら出力端子116へと送出される。
次に動作について説明する。
データ線デコーダ9及びワード線デコーダ8に
よつて例えばメモリ素子102−11が選択され
ると、6−1がオン状態になると共に、仮にメモ
リ素子102−11に“1”が書込まれていると
該メモリ素子102−11がオン状態、あるいは
メモリ素子102−11に“0”が書込まれてい
ると該メモリ素子102−11がオフ状態にな
る。
よつて例えばメモリ素子102−11が選択され
ると、6−1がオン状態になると共に、仮にメモ
リ素子102−11に“1”が書込まれていると
該メモリ素子102−11がオン状態、あるいは
メモリ素子102−11に“0”が書込まれてい
ると該メモリ素子102−11がオフ状態にな
る。
そしてメモリ素子102−11のオン時には、
定電圧回路105→共通線130−1→メモリ素
子102−11→スイツチ6−1→読出し回路1
10の入力線115という導通ループが形成され
る。またメモリ素子102−11のオフ時には、
前記導通ループが遮断される。
定電圧回路105→共通線130−1→メモリ素
子102−11→スイツチ6−1→読出し回路1
10の入力線115という導通ループが形成され
る。またメモリ素子102−11のオフ時には、
前記導通ループが遮断される。
ここで、読出し回路110に接続された入力線
115の電位を考えてみる。読出し回路110中
のMOS FET132,134,136において、
MOS FET136がオン状態のためにMOS
FET132,134にそれぞれゲート電圧が印
加され、該MOS FET132,134がオン状
態となる。すると負荷用MOS FET136の減
圧作用により、MOS FET132と134の接
続箇所139が低電源電圧Vssに近い電位(平衡
電位)に保持される。同様に、MOS FET13
1,133,135において、MOS FET13
3,135がオン状態のために、MOS FET1
33,131にそれぞれゲート電圧が印加され、
該MOS FET131,135がオン状態となる。
すると負荷用MOS FET135の減圧作用によ
り、MOS FET131と133の接続箇所に接
続された入力線115が接続箇所139の電位よ
りもわずかに低い電位に保持される。従つて入力
線115の電位は定電圧回路105の出力電位
(VccとVssの中間電位)よりも常に低くなる。
115の電位を考えてみる。読出し回路110中
のMOS FET132,134,136において、
MOS FET136がオン状態のためにMOS
FET132,134にそれぞれゲート電圧が印
加され、該MOS FET132,134がオン状
態となる。すると負荷用MOS FET136の減
圧作用により、MOS FET132と134の接
続箇所139が低電源電圧Vssに近い電位(平衡
電位)に保持される。同様に、MOS FET13
1,133,135において、MOS FET13
3,135がオン状態のために、MOS FET1
33,131にそれぞれゲート電圧が印加され、
該MOS FET131,135がオン状態となる。
すると負荷用MOS FET135の減圧作用によ
り、MOS FET131と133の接続箇所に接
続された入力線115が接続箇所139の電位よ
りもわずかに低い電位に保持される。従つて入力
線115の電位は定電圧回路105の出力電位
(VccとVssの中間電位)よりも常に低くなる。
そのため、前記選択されたメモリ素子102−
11がオフのときは、入力線115から検出回路
130への電流流入がなく、定電圧線137に比
べて出力線138の電位がわずかに低くなる。一
方、前記メモリ素子102−11がオンのとき
は、このメモリ素子102−11及び入力線11
5を介して検出回路130へ電流が流入するた
め、MOS FET131と133の接続点の電位
がわずかに上昇して接続箇所139の電位よりも
高くなる。するとMOS FET133のドレイ
ン・ソース間を流れる電流量が減り、出力線13
8の電位が定電圧線137の電位より高くなる。
そしてこの状態は差動増幅回路150により増幅
され、さらにインバイター160により電位振幅
が増幅されて出力端子116から出力される。従
つて所望のデータ出力を出力端子116より得ら
れる。
11がオフのときは、入力線115から検出回路
130への電流流入がなく、定電圧線137に比
べて出力線138の電位がわずかに低くなる。一
方、前記メモリ素子102−11がオンのとき
は、このメモリ素子102−11及び入力線11
5を介して検出回路130へ電流が流入するた
め、MOS FET131と133の接続点の電位
がわずかに上昇して接続箇所139の電位よりも
高くなる。するとMOS FET133のドレイ
ン・ソース間を流れる電流量が減り、出力線13
8の電位が定電圧線137の電位より高くなる。
そしてこの状態は差動増幅回路150により増幅
され、さらにインバイター160により電位振幅
が増幅されて出力端子116から出力される。従
つて所望のデータ出力を出力端子116より得ら
れる。
なお、本実施例の読出し回路110では、外部
からの比較電圧(リフアレンス電圧)を必要とし
ない。
からの比較電圧(リフアレンス電圧)を必要とし
ない。
即ち、定電圧線137からMOS FET132,
134を介して低電源電圧Vssに流入する電流と
同一の電流が、入力線115から検出回路130
へ流入している状態では、入力線115と接続箇
所139の電位が同一となるため、定電圧線13
7と出力線138の電圧が同一となる。入力線1
15からの電流流入量が前記の場合よりも少ない
ときは、出力線138の電位が定電圧線137よ
りも低くなると共に、MOS FET131のゲー
ト電位低下に伴ない入力線115の電位が平衡電
位から必要以上に下がらないように抑制される。
逆に、入力線115への流入電流が増大すると、
出力線138の電位が上昇し、MOS FET13
1を介して前記流入電流が放電されるため、入力
線115の電位が不要に上昇しないように抑制さ
れる。ここで、入力線115への流入電流量が定
常時に平衡状態よりも多ければ、出力線138の
電位は定電圧線よりも高くなる。
134を介して低電源電圧Vssに流入する電流と
同一の電流が、入力線115から検出回路130
へ流入している状態では、入力線115と接続箇
所139の電位が同一となるため、定電圧線13
7と出力線138の電圧が同一となる。入力線1
15からの電流流入量が前記の場合よりも少ない
ときは、出力線138の電位が定電圧線137よ
りも低くなると共に、MOS FET131のゲー
ト電位低下に伴ない入力線115の電位が平衡電
位から必要以上に下がらないように抑制される。
逆に、入力線115への流入電流が増大すると、
出力線138の電位が上昇し、MOS FET13
1を介して前記流入電流が放電されるため、入力
線115の電位が不要に上昇しないように抑制さ
れる。ここで、入力線115への流入電流量が定
常時に平衡状態よりも多ければ、出力線138の
電位は定電圧線よりも高くなる。
また、データ線切替時に、データ線(例えば5
−1)の浮遊容量に充電されていた電荷が急激か
つ多量に入力線115より流入して出力線138
の電位が大幅に上昇し、入力線115の電位が一
時的に低電源電圧Vssに近い電位までオーバーシ
ユートしたとしても、もともと入力線115の平
衡電位がVssにいためにオーバーシユート電位は
大きな電位となりえないばかりか、オーバーシユ
ートの際には平衡電位に戻すための電流がMOS
FET135,133を介して供給されるため、
急速に定常状態に復帰して読出し可能な状態とな
る。
−1)の浮遊容量に充電されていた電荷が急激か
つ多量に入力線115より流入して出力線138
の電位が大幅に上昇し、入力線115の電位が一
時的に低電源電圧Vssに近い電位までオーバーシ
ユートしたとしても、もともと入力線115の平
衡電位がVssにいためにオーバーシユート電位は
大きな電位となりえないばかりか、オーバーシユ
ートの際には平衡電位に戻すための電流がMOS
FET135,133を介して供給されるため、
急速に定常状態に復帰して読出し可能な状態とな
る。
以上のような理由により、本実施例の読出し回
路110では外部からの比較電圧を必要とせず、
データの的確な読出しが可能となる。
路110では外部からの比較電圧を必要とせず、
データの的確な読出しが可能となる。
而して本実施例の読出し回路110によれば、
高電源電位Vcc(例えば、5V)の単一電源で駆動
される集積回路の低電源電位Vss(例えば、OV)
に極めて近い電位をもつデータ線5−1〜5−n
から、Vss電位に流入する電流量の検出が可能と
なる。現実にVssに近い電位として数10nvまで低
下させることは容易である。さらに、一時的な過
剰電荷の流入に対しても急速に検出電位に復帰す
ることが可能となる。
高電源電位Vcc(例えば、5V)の単一電源で駆動
される集積回路の低電源電位Vss(例えば、OV)
に極めて近い電位をもつデータ線5−1〜5−n
から、Vss電位に流入する電流量の検出が可能と
なる。現実にVssに近い電位として数10nvまで低
下させることは容易である。さらに、一時的な過
剰電荷の流入に対しても急速に検出電位に復帰す
ることが可能となる。
このように、データを読出すデータ線5−1〜
5−nの検出電位が低電源電圧Vssに近い電位で
あつても、データ線5−1〜5−nより流入する
電流を効率良く検出することができるため、コモ
ン線103−1〜103−mに電源電圧VccとVss
の中間電位を印加し、選択されたデータ線の電位
をVssに近い電位として非選択データ線の電位を
上昇させることが可能となる。これにより非選択
データ線の電位がVssに降下することを防止でき、
従つてワード線4−1〜4−mの負荷容量の軽減
と、これに伴なう読出し速度の向上が図れる。
5−nの検出電位が低電源電圧Vssに近い電位で
あつても、データ線5−1〜5−nより流入する
電流を効率良く検出することができるため、コモ
ン線103−1〜103−mに電源電圧VccとVss
の中間電位を印加し、選択されたデータ線の電位
をVssに近い電位として非選択データ線の電位を
上昇させることが可能となる。これにより非選択
データ線の電位がVssに降下することを防止でき、
従つてワード線4−1〜4−mの負荷容量の軽減
と、これに伴なう読出し速度の向上が図れる。
なお、第1図において、MOS FET131と
132の形状を同一にしてデプレツシヨン形
MOS FET135の電流駆動能力をデプレツシ
ヨン形MOS FET136より少さくしても、上
記と同様な効果が期待できる。また、MOS
FET133と134の各ゲートを接続すると共
に、MOS FET132のゲートとMOS FET1
34のドレインを接続し、前者と後者を接続しな
い構成にしても、上記実施例と同様の効果が得ら
れる。さらにまた、定電圧回路105を設けず
に、電圧Vccを直接にコモン線103−1〜10
3−mに印加するようにしてもよい。
132の形状を同一にしてデプレツシヨン形
MOS FET135の電流駆動能力をデプレツシ
ヨン形MOS FET136より少さくしても、上
記と同様な効果が期待できる。また、MOS
FET133と134の各ゲートを接続すると共
に、MOS FET132のゲートとMOS FET1
34のドレインを接続し、前者と後者を接続しな
い構成にしても、上記実施例と同様の効果が得ら
れる。さらにまた、定電圧回路105を設けず
に、電圧Vccを直接にコモン線103−1〜10
3−mに印加するようにしてもよい。
第4図1,2は読出し回路の第2の実施例で、
第1図における読出し回路110中の検出回路の
みを示している。
第1図における読出し回路110中の検出回路の
みを示している。
第4図1の読出し回路230では、MOS
FET131と132、MOS FET133と13
4、及びMOS FET135と136を、それぞ
れ同一形状のトランジスタで構成すると共に、
MOS FET132と134の接続箇所139に
比較電流Irefを流入させることにより、入力線1
15から流入する電流を検出するようになつてい
る。このように構成しても、第1の実施例と同様
の効果が期待できる。
FET131と132、MOS FET133と13
4、及びMOS FET135と136を、それぞ
れ同一形状のトランジスタで構成すると共に、
MOS FET132と134の接続箇所139に
比較電流Irefを流入させることにより、入力線1
15から流入する電流を検出するようになつてい
る。このように構成しても、第1の実施例と同様
の効果が期待できる。
また、第4図2の読出し回路320では、第4
図1の回路をCMOSで構成した例を示している。
同一素子数で回路を構成し、これにより同様の機
能を奏させることができる。
図1の回路をCMOSで構成した例を示している。
同一素子数で回路を構成し、これにより同様の機
能を奏させることができる。
(発明の効果)
以上詳細に説明したように、本発明によれば、
第1、第3のMOSトランジスタ及び第1の電流
供給手段と、第2、第4のMOSトランジスタ及
び第2の電流供給手段とを、互いに関連させて低
電源電圧と高電源電圧との関にそれぞれ直列に接
続したので、入力線側を安定化して低電位に保持
し、この入力線側からの電流流入量に基づきメモ
リ素子に記憶された情報の読出しが行える。この
ためデータ線の読出し回路側に低電源電圧を印加
すると共に、該データ線の反対側に高電源電圧を
印加し、選択されたデータ線の電位を低電位にし
て非選択データ線の電位を上昇させることが可能
となる。これにより非選択データ線の電位が低電
位に降下することを防止でき、従つてワード線の
負荷容量の軽減と、これに伴なう読出し速度の向
上が図れる。
第1、第3のMOSトランジスタ及び第1の電流
供給手段と、第2、第4のMOSトランジスタ及
び第2の電流供給手段とを、互いに関連させて低
電源電圧と高電源電圧との関にそれぞれ直列に接
続したので、入力線側を安定化して低電位に保持
し、この入力線側からの電流流入量に基づきメモ
リ素子に記憶された情報の読出しが行える。この
ためデータ線の読出し回路側に低電源電圧を印加
すると共に、該データ線の反対側に高電源電圧を
印加し、選択されたデータ線の電位を低電位にし
て非選択データ線の電位を上昇させることが可能
となる。これにより非選択データ線の電位が低電
位に降下することを防止でき、従つてワード線の
負荷容量の軽減と、これに伴なう読出し速度の向
上が図れる。
第1図は本発明の第1の実施例を示す読出し回
路を備えたROM装置の要部の回路図、第2図は
従来の読出し回路を備えたROM装置の全体構成
図、第3図は第1図の全体構成図、第4図1,2
は本発明の第2の実施例を示す読出し回路の回路
図である。 4−1〜4−m……ワード線、5−1〜5−n
……データ線、6−1〜6−n……スイツチ、7
……コモンデータ線、8……データ線デコーダ、
9……ワード線デコーダ、101……メモリアレ
イ、102−11〜102−mn……メモリ素子、
103−1〜103−m……コモン線、105…
…定電圧回路、110……読出し回路、115…
…入力線、116……出力端子、130……検出
回路、131〜136……MOS FET、138
……出力線、140……増幅回路、150……差
動増幅回路、160……インバータ。
路を備えたROM装置の要部の回路図、第2図は
従来の読出し回路を備えたROM装置の全体構成
図、第3図は第1図の全体構成図、第4図1,2
は本発明の第2の実施例を示す読出し回路の回路
図である。 4−1〜4−m……ワード線、5−1〜5−n
……データ線、6−1〜6−n……スイツチ、7
……コモンデータ線、8……データ線デコーダ、
9……ワード線デコーダ、101……メモリアレ
イ、102−11〜102−mn……メモリ素子、
103−1〜103−m……コモン線、105…
…定電圧回路、110……読出し回路、115…
…入力線、116……出力端子、130……検出
回路、131〜136……MOS FET、138
……出力線、140……増幅回路、150……差
動増幅回路、160……インバータ。
Claims (1)
- 【特許請求の範囲】 1 MOSトランジスタで構成されるメモリセル
を複数個マトリクス状に配列したメモリアレイ
と、このメモリアレイを選択するための複数本の
データ線及びワード線と、複数個のデータ線選択
用スイツチを介して前記データ線に共通接続され
選択されたメモリセルの記憶内容を読出す読出し
回路とを備えたROM装置において、 一定電圧が印加されるコモン線を前記各メモリ
セルの電極に共通接続し、 前記読出し回路は、 第1と第2の電極及び制御電極をそれぞれ有し
該第1の電極が前記一定電圧より低い低電圧電源
にそれぞれ接続された第1及び第2のMOSトラ
ンジスタと、 第1と第2の電極及び制御電極を有し該第1の
電極が前記第1のMOSトランジスタの第2の電
極に接続されると共に入力線を介して前記各スイ
ツチに共通接続され、該第2の電極が前記第1の
MOSトランジスタの制御電極にそれぞれ接続さ
れた第3のMOSトランジスタと、 第1と第2の電極及び制御電極を有し該第1の
電極が前記第2のMOSトランジスタの第2の電
極に、該第2の電極が前記第2のMOSトランジ
スタの制御電極に、該制御電極が前記第3の
MOSトランジスタの制御電極にそれぞれ接続さ
れた第4のMOSトランジスタと、 高電圧電源より前記第3のMOSトランジスタ
の第2の電極に電流を供給する第1の電流供給手
段と、 前記高電圧電源より前記第4のMOSトランジ
スタの第2の電極に電流を供給する第2の電流供
給手段と、 前記第3のMOSトランジスタの第2の電極に
出力線を介して接続された増幅回路とを 備えたことを特徴とするROM装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59251046A JPS61129800A (ja) | 1984-11-28 | 1984-11-28 | Rom装置 |
US06/798,681 US4709352A (en) | 1984-11-19 | 1985-11-15 | MOS read-only memory systems |
KR1019850008614A KR900008185B1 (ko) | 1984-11-09 | 1985-11-18 | 판독전용 반도체 기억장치 |
DE8585308426T DE3584612D1 (de) | 1984-11-19 | 1985-11-19 | Mos-festwertspeicher. |
EP85308426A EP0183476B1 (en) | 1984-11-19 | 1985-11-19 | Mos read-only memory systems |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59251046A JPS61129800A (ja) | 1984-11-28 | 1984-11-28 | Rom装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61129800A JPS61129800A (ja) | 1986-06-17 |
JPH0313676B2 true JPH0313676B2 (ja) | 1991-02-25 |
Family
ID=17216806
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59251046A Granted JPS61129800A (ja) | 1984-11-09 | 1984-11-28 | Rom装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61129800A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2617189B2 (ja) * | 1987-08-03 | 1997-06-04 | 沖電気工業株式会社 | 電流検出回路 |
JP5331031B2 (ja) * | 2010-02-25 | 2013-10-30 | ラピスセミコンダクタ株式会社 | 電流検出回路 |
-
1984
- 1984-11-28 JP JP59251046A patent/JPS61129800A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS61129800A (ja) | 1986-06-17 |
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Date | Code | Title | Description |
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EXPY | Cancellation because of completion of term |