JPH0313676B2

JPH0313676B2 -

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Publication number: JPH0313676B2
Application number: JP25104684A
Authority: JP
Inventors: Shoji Kitazawa
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1984-11-28
Filing date: 1984-11-28
Publication date: 1991-02-25
Also published as: JPS61129800A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、マスクROM、PROM等のROM装
置、特にその読出し回路に関するものである。

（従来の技術）従来、このような分野の技術としては、特開昭
59−75495号公報に記載されるものがあつた。以
下、その構成の概要を図を用いて説明する。

第２図は、従来の読出し回路を備えたEPROM
装置の一構成例を示す回路図である。

第２図において、１は複数個のメモリ素子２−
１１〜２mnをマトリツクス状に配列してなるメ
モリアレイであり、各メモリ素子２−１１〜２−
mnはフローテイングゲート電極及びコントロー
ルゲート電極を持つFAMOSにより構成されてい
る。そして同一行に配列されたメモリ素子２−１
１〜２−１ｎ，……，２−ｍ１〜２−mnのコン
トロールゲートは、各ワード線４−１〜４−ｍに
それぞれ接続されると共に、同一列に配列された
メモリ素子２−１１〜２−ｍ１，……，２−１ｎ
〜２−mnのドレインへ、各データ線５−１〜５
−ｎにそれぞれ接続されている。各データ線５−
１〜５−ｎはそれぞれスイツチ６−１〜６−ｎを
介してコモンデータ線７に接続されている。

各ワード線４−１〜４−ｍはワード線デコーダ
８に接続されると共に、各スイツチ６−１〜４−
ｎはデータ線デコーダ９に接続されている。そし
てアドレス信号A₁₁〜A_1nがワード線デコーダ８
に、アドレス信号A₂₁〜A_2oがデータ線デコーダ
９にそれぞれ与えられると、ワード線デコーダ８
は与えられたアドレス信号を解読して１つのワー
ド線に選択レベルのワード線駆動信号を供給する
と共に、データ線デコーダ９は与えられたアドレ
ス信号を解読して１つのスイツチをオン状態に
し、このオン状態のスイツチを介して１つのデー
タ線をコモンデータ線７に接続する。

コモンデータ線７には読出し回路１０及び図示
しない書込み回路が接続されている。読出し回路
１０は、図示しない制制御回路により作動、停止
が制御され、該制制御回路により作動状態にされ
ると、ワード線４−１〜４−ｍ及びデータ線５−
１〜５−ｎにより選択されたメモリ素子２−１１
〜２−mn中の１つに記憶されているデータ出力
を読出して出力する。

ここで、読出し回路１０は、コモンデータ線７
に直線接続された増幅MOS FET１１及び負荷
MOS FET１２からなるゲート接地型の増幅回
路と、選択されたメモリ素子にバイアス電圧を与
えるためのMOS FET１３と、２つの直列接続
されたMOS FET１４，１５を具えたMOS
FET１１，１３のバイアス回路と、前記増幅回
路の出力と基準電圧V_refとの差を増幅する差動増
幅器１６と、その差動増幅器１６の出力端子１７
とを備えている。

以上の構成において、データ線デコーダ９によ
つてスイツチ６−１〜６−ｎの１つ、例えば６−
１がオンすると、選択されたデータ線５−１がコ
モンデータ線７に接続される。この際、ワード線
デコーダ８によつて選択レベルの信号がワード線
４−１〜４−ｍの１つ、例えば４−１に与えら
れ、このワード線４−１を介してそれに接続され
たメモリ素子２−１１〜２−１ｎのゲートに前記
選択レベルの信号が与えられるため、メモリ素子
２−１１が書込み状態（“１”あるいは“０”）に
応じてオンまたはオフ状態になる。

仮に、選択されたメモリ素子２−１１に“１”
が書込まれていると、閾値電圧が選択レベルより
も低いため、該メモリ素子２−１１はオン状態に
なる。すると、読出し回路１０中の高電源電圧
V_ccが、MOS FET１３→コモンデータ線７→デ
ータ線５−１→オ状態のメモリ素子２−１１→ア
ース（低電源電圧V_ssというループで印加され、
コモンデータ線７の電位が低下する。一方、メモ
リ素子２−１１に“０”が書込まれていると、閾
値電圧が選択レベルよりも高いため、メモリ素子
２−１１がオフ状態になつてコモンデータ線７の
電位はMOS FET１１及び１３をオフ状態とす
る電位まで上昇する。

コモンデータ線７のレベルは、増幅MOS
FET１１のソースに供給され、この増幅MOS
FET１１で増幅されて差動増幅器１６に与えら
れる。差動増幅器１６は入力信号電圧と基準電圧
との差に応じた“１”または“０”のデータ信号
を端子１７から出力して読出しを実行する。

以上のように、従来の読出し回路１０は、選択
されたデータ線５−１と結合され、選択されたメ
モリ素子２−１１のオン、オフ状態を検出する際
に、データ線５−１の電位を急速に定電圧近傍に
引上げる機能を持つている。そしてこの定電圧が
データ線５−１に印加された状態で、メモリ素子
２−１１のドレインにデータ線５−１の定電圧
が、ソースに低電源電圧V_ssがそれぞれ印加され
ることになる。このような状態下で、メモリ素子
２−１１のドレイン・ソース間に流れる電流量を
検出してデータの読出しを行う。ここで、選択さ
れたデータ線５−１のみを、読出し回路１０の機
能を用いて該データ線５−１の浮遊容量に充電
し、他の非選択データ線５−２〜５−ｎには電流
を流し込まないようにして電流消費を抑えてい
た。

（発明が解決しようとする問題点）しかしながら、上記構成の読出し回路では、非
データ線５−２〜５−ｎと選択されたワード線４
−１との交点に位置するメモリ素子２−１２〜２
−１ｎがオフ状態にあると、仮に非選択データ線
５−１〜５−ｎに電荷が蓄積されて定電圧になつ
たとしても、メモリ素子２−１２〜２−１ｎのう
ちのオン状態のメモリ素子によつてそれを交点の
セルとするデータ線は低電源電圧V_ssまで電位が
下げられてしまうことになる。またワード線４−
１〜４−ｍの選択が、何回か異なるワード線に対
して行われれば、その間選択されなかつたデータ
線は、それらいずれかのワード線との交点に存在
するオン状態のメモリ素子により、大半低電源電
圧V_ssとなつてしまう。

このような状態でワード線４−１〜４−ｍの選
択を切替えようとした時、新たに選択されたワー
ド線が電位上昇するためには、ソース及びドレイ
ンが低電源電圧V_ssとなつた多数の非選択メモリ
素子（MOS FET）のすべてについてチヤネル
（多量の電子を含む反転層）を形成することが必
要となる。従つてそれに必要な電荷をワード線デ
コーダ８内のドライバから供給しなければならな
い。

これは単に、ワード線に接続された非選択メモ
リ素子の負荷容量が、ワード線デコーダ内のドラ
イバからみて大きくなるという問題だけでなく、
ポリシリコン等からなるワード線の持つ低抗成分
と、このワード線に接続された非選択メモリ素子
の負荷容量とによつて信号伝播速度が遅くなると
いう問題を伴なう。特に、集積回路における集積
度の向上に伴ない、ワード線長及びメモリ素子が
増大して信号伝播遅延が無視できなくなり、読出
し速度が低下するという問題点があつた。

本発明は、前記従来技術が持つていた問題点と
して、読出し速度の低下の点について解決した
ROM装置を提供するものである。

（問題点を解決するための手段）本発明は、前記問題点を解決するために、
ROM装置において、一定電圧が印加されるコモ
ン線を各メモリセルの電極に供通接続し、読出し
回路には、第１と第２の電極及び制御電極をそれ
ぞれ有する第１、第２、第３及び第４のMOSト
ランジスタと、高電圧電源に接続された第１及び
第２の電流供給手段と、増幅回路とを設けてい
る。そして、低電圧電源と高電圧電源との間に、
第１及び第３のMOSトランジスタと第１の電流
供給手段とを直列に接続すると共に、第２及び第
４のMOSトランジスタと第２の電流供給手段と
を直列に接続し、さらに第１のMOSトランジス
タの制御電極と第２のMOSトランジスタの第２
の電極とを接続すると共に、第２のMOSトラン
ジスタの制御電極と第４のMOSトランジスタの
第２の電極とを接続し、第３と第４のMOSトラ
ンジスタのゲートを相互に接続する。さらに、第
３のMOSトランジスタの第１の電極を、入力線
を介して各データ線選択用スイツチに共通接続
し、該第３のMOSトランジスタの第２の電極を、
出力線を介して増幅回路に接続したものである。

即ち、本発明のROM装置は、検出すべきデー
タ線の電位を例えば極めてV_ss電位に近くして、
メモリ素子がその第１の電極（例えば、ソース）
の電位上昇による基板効果によつて電流駆動能力
を低下させないようにすると共に、選択されたデ
ータ線がその浮遊容量に蓄積した電荷をみやかに
放出して検出電位である例えばV_ss近傍電位にま
で降下し、その他の非選択データ線には常に一定
電位が印加されるように構成したものである。

（作用）本発明によれば、以上のようにROM装置を構
成したので、第１及び第３のMOSトランジスタ
と第１の電流供給手段とは、入力電流を電圧に変
更するように働くと共に、第２及び第４のMOS
トランジスタと第２の電流供給手段とは、定電圧
回路として働く。そして第１、第３のMOSトラ
ンジスタ及び第１の電流供給手段と、第２、第４
のMOSトランジスタ及び第２の電流供給手段と
によつて、入力線側を安定化した低電位に保ち、
これによつてメモリ素子からの電流を該入力線を
介して流入させ、該流入電流量からメモリ素子に
記憶された情報の読出しが行える。その他の非選
択データ線には、常に一定電位が印加される。従
つて、前記問題点を除去できるものである。

（実施例）第１図は本発明の第１の実施例を示すもので、
読出し回路を備えたROM装置の要部の回路図、
及び第３図は第１図の全体構成図である。なお、
第１図及び第３図において第２図中の要素と同一
の要素には同一の符号が付されている。

全体構成を示す第３図おいて、第２図と異なる
点は、メモリアレイ１０１を形成する複数個のメ
モリ素子１０２−１１〜１０２−mnをMOS
FETで構成し、各行のメモリ素子１０２−１１
〜１０２−mn，……，１０２−ｍ１〜１０２−
mnのドレインをコモン線１０３−１〜１０３−
ｍでそれぞれ共通に接続すると共に、これらのコ
モン線１０３−１〜１０３−１ｍに例えば高電源
電圧V_ccと低電源電圧V_ssの中間電圧を与える定電
圧回路１０５を設け、さらに従来と異なる回路構
成の読出し回路１１０を入力線１１５を介してコ
モンデータ線７に接続したことである。そして入
力線１１５を介して読出し回路１１０に電流が流
入するか否かがメモリ素子１０２−１１〜１０２
−mn記憶状態と対応し、これがデータ出力とし
て出力端子１１６から送出される。

第１図は定電圧回路１０５及び読出し回路１１
０の詳細を示す図である。

ここで、定電圧回路１０５は、高電源電圧V_cc
と低電源電圧V_ssとの間に負荷用のデプレツシヨ
ン形MOS FET１２１とMOS FET１２２とが
直列接続され、かつMOS FET１２１のドレイ
ンとMOS FET１２２のゲートとの間にMOS
FET１２３が並列され、そのMOS FET１２３
のゲートがMOS FET１２１のソースに接続さ
れた構成となす。そしてMOS FET１２１の減
圧機能等により、MOS FET１２３のソースに
電源電圧V_ccとV_ssの安定した中間電圧を発生し、
コモン線１０３−１〜に与える。

また、読出し回路１１０は、入力線１１５から
流入する電流量を検出する検出回路１３０と、こ
の検出回路１３０の検出信号を増幅する増幅回路
１４０とより構成されている。

検出回路１３０は、一対のエンハンスメント形
MOS FET１３１，１３２（第１、第２のMOS
トランジスタ）と、同一形状を持つ一対のエンハ
ンスメント形MOS FET１３３，１３４（第３、
第４のMOSトランジスタ）と、同一形状を持つ
一対のデプレツシヨン形MOS FET１３５，１
３６（第１、第２の電流供給手段）とを備えてい
る。MOS FET１３２は一方のMOS FET１３
１と比べて同一ゲート長で半分の長さのゲート幅
を持つている。そして一方の各MOS FET１３
２，１３４，１３６は直列に接続されて基準電圧
源を構成すると共に、他方の各MOS FET１３
１，１３３，１３５は直列に接続されて電流／電
圧変換回路を構成する。そのため前者の直列回路
と後者の直列回路とは電源電圧V_cc・V_ss間におい
て互いに並列に接続され、かつMOS FET１３
３と１３４のゲートにおいて相互に接続されてい
る。さらに、一方の直列回路において、MOS
FET１３６のゲートとソース、MOS FET１３
４のゲート、及びMOS FET１３２のゲートは、
基準電位に保持された定電圧線１３７にそれぞれ
接続されると共に、他方の直列回路において、
MOS FET１３５のゲートとソース、及びMOS
FET１３１のゲートは、出力線１３８にそれぞ
れ接続されている。また、他方の直列回路におけ
るMOS FET１３３のソースとMOS FET１３
１のドレインとの接続箇所には入力線１１５が接
続されている。MOS FET１３１，１３３の接
続箇所に対応する部分が、一方の直列回路におけ
るMOS FET１３２，１３４の接続箇所１３９
である。

増幅回路１４０は、定電圧線１３７と出力線１
３８の電位差を増幅する差動増幅器１５０と、こ
の差動増幅器１５０の出力の電位振幅を増幅する
インバイター１６０とより構成されている。差動
増幅器１５０は、高電圧源電V_cc線に並列に接続
された一対の負荷用MOS FET１５１，１５２
と、各MOS FET１５１，１５２にそれぞれ直
列接続された一対のMOS FET１５３，１５４
と、一端がMOS FET１５３，１５４に並列接
続され他端から低電源電圧V_ssが与えられるMOS
FET１５５とを備え、MOS FET１５３，１５
４の各ゲートにそれぞれ定電圧線１３７と出力線
１３８が接続されている。また、インバイター１
６０は、電源電圧V_cc・V_ss間に直列に接続された
負荷用のデプレツシヨン形MOS FET１６１及
び動作用のMOS FET１６２とを備え、動作用
MOS FET１６２のゲートに与えられた入力が
増幅されて負荷用MOS FET１６１のソースか
ら出力端子１１６へと送出される。

次に動作について説明する。

データ線デコーダ９及びワード線デコーダ８に
よつて例えばメモリ素子１０２−１１が選択され
ると、６−１がオン状態になると共に、仮にメモ
リ素子１０２−１１に“１”が書込まれていると
該メモリ素子１０２−１１がオン状態、あるいは
メモリ素子１０２−１１に“０”が書込まれてい
ると該メモリ素子１０２−１１がオフ状態にな
る。

そしてメモリ素子１０２−１１のオン時には、
定電圧回路１０５→共通線１３０−１→メモリ素
子１０２−１１→スイツチ６−１→読出し回路１
１０の入力線１１５という導通ループが形成され
る。またメモリ素子１０２−１１のオフ時には、
前記導通ループが遮断される。

ここで、読出し回路１１０に接続された入力線
１１５の電位を考えてみる。読出し回路１１０中
のMOS FET１３２，１３４，１３６において、
MOS FET１３６がオン状態のためにMOS
FET１３２，１３４にそれぞれゲート電圧が印
加され、該MOS FET１３２，１３４がオン状
態となる。すると負荷用MOS FET１３６の減
圧作用により、MOS FET１３２と１３４の接
続箇所１３９が低電源電圧V_ssに近い電位（平衡
電位）に保持される。同様に、MOS FET１３
１，１３３，１３５において、MOS FET１３
３，１３５がオン状態のために、MOS FET１
３３，１３１にそれぞれゲート電圧が印加され、
該MOS FET１３１，１３５がオン状態となる。
すると負荷用MOS FET１３５の減圧作用によ
り、MOS FET１３１と１３３の接続箇所に接
続された入力線１１５が接続箇所１３９の電位よ
りもわずかに低い電位に保持される。従つて入力
線１１５の電位は定電圧回路１０５の出力電位
（V_ccとV_ssの中間電位）よりも常に低くなる。

そのため、前記選択されたメモリ素子１０２−
１１がオフのときは、入力線１１５から検出回路
１３０への電流流入がなく、定電圧線１３７に比
べて出力線１３８の電位がわずかに低くなる。一
方、前記メモリ素子１０２−１１がオンのとき
は、このメモリ素子１０２−１１及び入力線１１
５を介して検出回路１３０へ電流が流入するた
め、MOS FET１３１と１３３の接続点の電位
がわずかに上昇して接続箇所１３９の電位よりも
高くなる。するとMOS FET１３３のドレイ
ン・ソース間を流れる電流量が減り、出力線１３
８の電位が定電圧線１３７の電位より高くなる。
そしてこの状態は差動増幅回路１５０により増幅
され、さらにインバイター１６０により電位振幅
が増幅されて出力端子１１６から出力される。従
つて所望のデータ出力を出力端子１１６より得ら
れる。

なお、本実施例の読出し回路１１０では、外部
からの比較電圧（リフアレンス電圧）を必要とし
ない。

即ち、定電圧線１３７からMOS FET１３２，
１３４を介して低電源電圧V_ssに流入する電流と
同一の電流が、入力線１１５から検出回路１３０
へ流入している状態では、入力線１１５と接続箇
所１３９の電位が同一となるため、定電圧線１３
７と出力線１３８の電圧が同一となる。入力線１
１５からの電流流入量が前記の場合よりも少ない
ときは、出力線１３８の電位が定電圧線１３７よ
りも低くなると共に、MOS FET１３１のゲー
ト電位低下に伴ない入力線１１５の電位が平衡電
位から必要以上に下がらないように抑制される。
逆に、入力線１１５への流入電流が増大すると、
出力線１３８の電位が上昇し、MOS FET１３
１を介して前記流入電流が放電されるため、入力
線１１５の電位が不要に上昇しないように抑制さ
れる。ここで、入力線１１５への流入電流量が定
常時に平衡状態よりも多ければ、出力線１３８の
電位は定電圧線よりも高くなる。

また、データ線切替時に、データ線（例えば５
−１）の浮遊容量に充電されていた電荷が急激か
つ多量に入力線１１５より流入して出力線１３８
の電位が大幅に上昇し、入力線１１５の電位が一
時的に低電源電圧V_ssに近い電位までオーバーシ
ユートしたとしても、もともと入力線１１５の平
衡電位がV_ssにいためにオーバーシユート電位は
大きな電位となりえないばかりか、オーバーシユ
ートの際には平衡電位に戻すための電流がMOS
FET１３５，１３３を介して供給されるため、
急速に定常状態に復帰して読出し可能な状態とな
る。

以上のような理由により、本実施例の読出し回
路１１０では外部からの比較電圧を必要とせず、
データの的確な読出しが可能となる。

而して本実施例の読出し回路１１０によれば、
高電源電位V_cc（例えば、5V）の単一電源で駆動
される集積回路の低電源電位V_ss（例えば、OV）
に極めて近い電位をもつデータ線５−１〜５−ｎ
から、V_ss電位に流入する電流量の検出が可能と
なる。現実にV_ssに近い電位として数10_nvまで低
下させることは容易である。さらに、一時的な過
剰電荷の流入に対しても急速に検出電位に復帰す
ることが可能となる。

このように、データを読出すデータ線５−１〜
５−ｎの検出電位が低電源電圧V_ssに近い電位で
あつても、データ線５−１〜５−ｎより流入する
電流を効率良く検出することができるため、コモ
ン線１０３−１〜１０３−ｍに電源電圧V_ccとV_ss
の中間電位を印加し、選択されたデータ線の電位
をV_ssに近い電位として非選択データ線の電位を
上昇させることが可能となる。これにより非選択
データ線の電位がV_ssに降下することを防止でき、
従つてワード線４−１〜４−ｍの負荷容量の軽減
と、これに伴なう読出し速度の向上が図れる。

なお、第１図において、MOS FET１３１と
１３２の形状を同一にしてデプレツシヨン形
MOS FET１３５の電流駆動能力をデプレツシ
ヨン形MOS FET１３６より少さくしても、上
記と同様な効果が期待できる。また、MOS
FET１３３と１３４の各ゲートを接続すると共
に、MOS FET１３２のゲートとMOS FET１
３４のドレインを接続し、前者と後者を接続しな
い構成にしても、上記実施例と同様の効果が得ら
れる。さらにまた、定電圧回路１０５を設けず
に、電圧V_ccを直接にコモン線１０３−１〜１０
３−ｍに印加するようにしてもよい。

第４図１，２は読出し回路の第２の実施例で、
第１図における読出し回路１１０中の検出回路の
みを示している。

第４図１の読出し回路２３０では、MOS
FET１３１と１３２、MOS FET１３３と１３
４、及びMOS FET１３５と１３６を、それぞ
れ同一形状のトランジスタで構成すると共に、
MOS FET１３２と１３４の接続箇所１３９に
比較電流I_refを流入させることにより、入力線１
１５から流入する電流を検出するようになつてい
る。このように構成しても、第１の実施例と同様
の効果が期待できる。

また、第４図２の読出し回路３２０では、第４
図１の回路をCMOSで構成した例を示している。
同一素子数で回路を構成し、これにより同様の機
能を奏させることができる。

（発明の効果）以上詳細に説明したように、本発明によれば、
第１、第３のMOSトランジスタ及び第１の電流
供給手段と、第２、第４のMOSトランジスタ及
び第２の電流供給手段とを、互いに関連させて低
電源電圧と高電源電圧との関にそれぞれ直列に接
続したので、入力線側を安定化して低電位に保持
し、この入力線側からの電流流入量に基づきメモ
リ素子に記憶された情報の読出しが行える。この
ためデータ線の読出し回路側に低電源電圧を印加
すると共に、該データ線の反対側に高電源電圧を
印加し、選択されたデータ線の電位を低電位にし
て非選択データ線の電位を上昇させることが可能
となる。これにより非選択データ線の電位が低電
位に降下することを防止でき、従つてワード線の
負荷容量の軽減と、これに伴なう読出し速度の向
上が図れる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す読出し回
路を備えたROM装置の要部の回路図、第２図は
従来の読出し回路を備えたROM装置の全体構成
図、第３図は第１図の全体構成図、第４図１，２
は本発明の第２の実施例を示す読出し回路の回路
図である。４−１〜４−ｍ……ワード線、５−１〜５−ｎ
……データ線、６−１〜６−ｎ……スイツチ、７
……コモンデータ線、８……データ線デコーダ、
９……ワード線デコーダ、１０１……メモリアレ
イ、１０２−１１〜１０２−mn……メモリ素子、
１０３−１〜１０３−ｍ……コモン線、１０５…
…定電圧回路、１１０……読出し回路、１１５…
…入力線、１１６……出力端子、１３０……検出
回路、１３１〜１３６……MOS FET、１３８
……出力線、１４０……増幅回路、１５０……差
動増幅回路、１６０……インバータ。

Claims

【特許請求の範囲】１ MOSトランジスタで構成されるメモリセル
を複数個マトリクス状に配列したメモリアレイ
と、このメモリアレイを選択するための複数本の
データ線及びワード線と、複数個のデータ線選択
用スイツチを介して前記データ線に共通接続され
選択されたメモリセルの記憶内容を読出す読出し
回路とを備えたROM装置において、一定電圧が印加されるコモン線を前記各メモリ
セルの電極に共通接続し、前記読出し回路は、第１と第２の電極及び制御電極をそれぞれ有し
該第１の電極が前記一定電圧より低い低電圧電源
にそれぞれ接続された第１及び第２のMOSトラ
ンジスタと、第１と第２の電極及び制御電極を有し該第１の
電極が前記第１のMOSトランジスタの第２の電
極に接続されると共に入力線を介して前記各スイ
ツチに共通接続され、該第２の電極が前記第１の
MOSトランジスタの制御電極にそれぞれ接続さ
れた第３のMOSトランジスタと、第１と第２の電極及び制御電極を有し該第１の
電極が前記第２のMOSトランジスタの第２の電
極に、該第２の電極が前記第２のMOSトランジ
スタの制御電極に、該制御電極が前記第３の
MOSトランジスタの制御電極にそれぞれ接続さ
れた第４のMOSトランジスタと、高電圧電源より前記第３のMOSトランジスタ
の第２の電極に電流を供給する第１の電流供給手
段と、前記高電圧電源より前記第４のMOSトランジ
スタの第２の電極に電流を供給する第２の電流供
給手段と、前記第３のMOSトランジスタの第２の電極に
出力線を介して接続された増幅回路とを備えたことを特徴とするROM装置。