JPH03136362A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH03136362A JPH03136362A JP1276485A JP27648589A JPH03136362A JP H03136362 A JPH03136362 A JP H03136362A JP 1276485 A JP1276485 A JP 1276485A JP 27648589 A JP27648589 A JP 27648589A JP H03136362 A JPH03136362 A JP H03136362A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野J
本発明は、半導体集積回路装置に関し、特に、差動増幅
回路を有する半導体集積回路装置に適用して有効な技術
に関するものである。
回路を有する半導体集積回路装置に適用して有効な技術
に関するものである。
本発明者は、公知技術ではないが、バッテリイチェック
回路を搭載した半導体集積回路装置を開発中である。こ
の半導体集積回路装置は、時計、電卓等の小型電子装置
に組込まれ、この小型電子装置の駆動用バッテリイの電
源レベルを検出する。
回路を搭載した半導体集積回路装置を開発中である。こ
の半導体集積回路装置は、時計、電卓等の小型電子装置
に組込まれ、この小型電子装置の駆動用バッテリイの電
源レベルを検出する。
前記半導体集積回路装置に搭載されたバッテリイチェッ
ク回路はバッテリイの電源レベルを差動増幅回路(所謂
演算増幅回路:○perational A mpli
fier)で検出する。この差動増幅回路の一方の入力
ゲートには容量分割方式で得られたバッテリイ電源が接
続される。この開発中の半ぷ体菜積回路装置は、2系統
のバッテリイ電源が使用される回路構成を採用し、この
電源の切換えスイッチの簡略化を目的として、−船釣に
広く利用されている抵抗分割方式に変え、容量分割方式
を採用する。
ク回路はバッテリイの電源レベルを差動増幅回路(所謂
演算増幅回路:○perational A mpli
fier)で検出する。この差動増幅回路の一方の入力
ゲートには容量分割方式で得られたバッテリイ電源が接
続される。この開発中の半ぷ体菜積回路装置は、2系統
のバッテリイ電源が使用される回路構成を採用し、この
電源の切換えスイッチの簡略化を目的として、−船釣に
広く利用されている抵抗分割方式に変え、容量分割方式
を採用する。
また、前記抵抗分割方式でバッテリイ電源の低消費電力
化を図るには、高抵抗素子を必要とし、例えば多結晶珪
素膜で抵抗素子を形成する場合、抵抗素子の占有面積が
増大し、高集積化に不利である。この点、容量分割方式
は、回路動作において充放電々流のみが必要とされ、低
消費電力化に最適でしかも高集積化を図れる。前記差動
増幅回路の他方の入力ゲートは、前記小型電子装置の正
常な回路動作を保証できるか、或は保証できないかのバ
ッテリイ電源のレベルを判定する電源レベル判定用基準
電圧に接続される。
化を図るには、高抵抗素子を必要とし、例えば多結晶珪
素膜で抵抗素子を形成する場合、抵抗素子の占有面積が
増大し、高集積化に不利である。この点、容量分割方式
は、回路動作において充放電々流のみが必要とされ、低
消費電力化に最適でしかも高集積化を図れる。前記差動
増幅回路の他方の入力ゲートは、前記小型電子装置の正
常な回路動作を保証できるか、或は保証できないかのバ
ッテリイ電源のレベルを判定する電源レベル判定用基準
電圧に接続される。
前記差動増幅回路は相補型MO8FET (CMO8)
を主体に構成され、差動増幅回路の2つの入力ゲートは
夫々同一の電気的特性(しきい値電圧等)を持つMOS
FETで構成される。この入力ゲートのうち一方の入力
ゲートであるMOSFETのゲート電極は、前記容量分
割方式を構成する容量素子の一方の@極に接続される。
を主体に構成され、差動増幅回路の2つの入力ゲートは
夫々同一の電気的特性(しきい値電圧等)を持つMOS
FETで構成される。この入力ゲートのうち一方の入力
ゲートであるMOSFETのゲート電極は、前記容量分
割方式を構成する容量素子の一方の@極に接続される。
この容量素子の一方の電極は、MOSFETのゲート電
極との接続に要する占有面積を縮小し、集積度を高める
ために、このゲート電極と同一導電層でかつ一体に形成
される。
極との接続に要する占有面積を縮小し、集積度を高める
ために、このゲート電極と同一導電層でかつ一体に形成
される。
また、若干面積の増加になるが、前記MO8FETのゲ
ート電極、容量素子の一方の電極の夫々は、同一導電層
で形成し、上層配線例えばアルミニウム配線で接続して
もよい。また、前記MO8FETのゲート電極、容量素
子の一方の電極の夫々は、異なる導電層で夫々独立に形
成した後、上層配線で接続してもよい。
ート電極、容量素子の一方の電極の夫々は、同一導電層
で形成し、上層配線例えばアルミニウム配線で接続して
もよい。また、前記MO8FETのゲート電極、容量素
子の一方の電極の夫々は、異なる導電層で夫々独立に形
成した後、上層配線で接続してもよい。
なお、この種の差動増幅回路については、株式%式%0
月20日発行、第131頁乃至第173頁に記載される
。
。
本発明者は、前述の半導体集積回路装置の開発に先立ち
、下記の問題が生じることを見出した。
、下記の問題が生じることを見出した。
高集積化に伴い、半導体集積回路装置の製造プロセスは
ドライプロセスを採用するので、一連の製造プロセス中
において1種々の帯電工程が存在する。具体的な帯電工
程にはイオン打込み工程、ドライエツチング工程、フォ
トリソグラフィ工程中のフォトレジスト膜の除去を行う
プラズマ処理工程、プラズマCVD工程等がある。
ドライプロセスを採用するので、一連の製造プロセス中
において1種々の帯電工程が存在する。具体的な帯電工
程にはイオン打込み工程、ドライエツチング工程、フォ
トリソグラフィ工程中のフォトレジスト膜の除去を行う
プラズマ処理工程、プラズマCVD工程等がある。
前記半導体集積回路装置において、差動増幅回路の入力
ゲートを構成するMOSFETのゲート電極の加工や容
量素子の一方の電極の加工はドライエツチングで行われ
る。また、前記MO8FETのソース領域及びドレイン
領域を形成する不純物の導入はイオン打込みで行われる
。つまり、前記MO8FETのゲート電極、容量素子の
一方の電極は、製造プロセス中においてはフローティン
グ状態であるので、正又は負に帯電される。MOSFE
Tのゲート電極、容量素子の一方の電極の夫々は、前述
のように、別の導電層で形成し、上層配線で接続した場
合においてもフローティング状態であり、同様に帯電す
る。この帯電した電荷は1通常、絶縁膜の表面をリーク
して他の領域に逃げる。ところが、帯電、した電荷が絶
縁膜の表面をリークして逃げるまでの間、前記MO5F
ETのゲート電極下のゲート絶縁膜、容量素子の一方の
電極下の誘電体膜の夫々に帯電した電荷に相当する電圧
が印加される。前記MO3FETのゲート電極、容量素
子の一方の電極の夫々が接続された状態にありかつ夫々
が帯電された場合、集中的にMOSFETのゲート絶縁
膜の劣化が生じる。
ゲートを構成するMOSFETのゲート電極の加工や容
量素子の一方の電極の加工はドライエツチングで行われ
る。また、前記MO8FETのソース領域及びドレイン
領域を形成する不純物の導入はイオン打込みで行われる
。つまり、前記MO8FETのゲート電極、容量素子の
一方の電極は、製造プロセス中においてはフローティン
グ状態であるので、正又は負に帯電される。MOSFE
Tのゲート電極、容量素子の一方の電極の夫々は、前述
のように、別の導電層で形成し、上層配線で接続した場
合においてもフローティング状態であり、同様に帯電す
る。この帯電した電荷は1通常、絶縁膜の表面をリーク
して他の領域に逃げる。ところが、帯電、した電荷が絶
縁膜の表面をリークして逃げるまでの間、前記MO5F
ETのゲート電極下のゲート絶縁膜、容量素子の一方の
電極下の誘電体膜の夫々に帯電した電荷に相当する電圧
が印加される。前記MO3FETのゲート電極、容量素
子の一方の電極の夫々が接続された状態にありかつ夫々
が帯電された場合、集中的にMOSFETのゲート絶縁
膜の劣化が生じる。
すなわち、MOSFETのゲート電極の面積は容量素子
の一方の電極に比べて著しく小さく(例えば面積比で数
百分の1程度)、又MO8FETのゲート絶縁膜は微細
化で薄膜化されるので、MOSFETのゲート絶縁膜に
は容量素子の誘電体膜に比べで非常に大きな電界が加わ
る。この結果、本来、差動増幅回路の2つの入力ゲート
のMOSFETは同じ電気的特性を持って形成されたに
もかかわらず、容量素子の一方の電極に接続されたMO
SFETの電気的特性が変動し、入力ゲートの夫々の特
性が異なる所謂差動増幅回路のオフセット電圧不良を生
じる。このオフセット電圧不良は、バッテリイ電源の電
源レベルの判定位置を変動し、小型電子装置の正常な回
路動作を保証できないバッテリイ電源レベルにもかかわ
らず、保証できる検出信号がバッテリイチェック回路か
ら出力される。また、逆に、小型電子装置の正常な回路
動作を保証できるパッテリイ電源レベルにもかかわらず
、保証できない検出信号がバッテリイチェック回路から
出力される。つまり、半導体集積回路装置に搭載された
バッテリイチェック回路は誤動作を生じる。
の一方の電極に比べて著しく小さく(例えば面積比で数
百分の1程度)、又MO8FETのゲート絶縁膜は微細
化で薄膜化されるので、MOSFETのゲート絶縁膜に
は容量素子の誘電体膜に比べで非常に大きな電界が加わ
る。この結果、本来、差動増幅回路の2つの入力ゲート
のMOSFETは同じ電気的特性を持って形成されたに
もかかわらず、容量素子の一方の電極に接続されたMO
SFETの電気的特性が変動し、入力ゲートの夫々の特
性が異なる所謂差動増幅回路のオフセット電圧不良を生
じる。このオフセット電圧不良は、バッテリイ電源の電
源レベルの判定位置を変動し、小型電子装置の正常な回
路動作を保証できないバッテリイ電源レベルにもかかわ
らず、保証できる検出信号がバッテリイチェック回路か
ら出力される。また、逆に、小型電子装置の正常な回路
動作を保証できるパッテリイ電源レベルにもかかわらず
、保証できない検出信号がバッテリイチェック回路から
出力される。つまり、半導体集積回路装置に搭載された
バッテリイチェック回路は誤動作を生じる。
本発明の目的は、差動増幅回路を有する半導体集積回路
装置において、オフセット不良電圧に基づく差動増幅回
路の誤動作を防止し、電気的信頼性を向上することが可
能な技術を提供することにある。
装置において、オフセット不良電圧に基づく差動増幅回
路の誤動作を防止し、電気的信頼性を向上することが可
能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち1代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
(1)差動増幅回路の2つの入力ゲートのうち、一方の
入力ゲートを構成するMISFETのゲート電極に容量
素子の一方の電極が接続された半導体集積回路装置にお
いて、前記差動増幅回路の一方の入力ゲートを構成する
MISFETのゲート電極と容量素子の一方の電極との
間に電荷リーク回路を設ける。前記電荷リーク回路はダ
イオード素子で構成する。また、前記電荷リーク回路は
容量素子で構成する。また、前記差動増幅回路の一方の
入力ゲートを構成するMISFETのゲート電極、前記
容量素子の一方の電極の夫々はこれらと異なる導体層で
電気的に接続され、この導体層は前記電荷リーク回路で
あるダイオード素子に接続される。
入力ゲートを構成するMISFETのゲート電極に容量
素子の一方の電極が接続された半導体集積回路装置にお
いて、前記差動増幅回路の一方の入力ゲートを構成する
MISFETのゲート電極と容量素子の一方の電極との
間に電荷リーク回路を設ける。前記電荷リーク回路はダ
イオード素子で構成する。また、前記電荷リーク回路は
容量素子で構成する。また、前記差動増幅回路の一方の
入力ゲートを構成するMISFETのゲート電極、前記
容量素子の一方の電極の夫々はこれらと異なる導体層で
電気的に接続され、この導体層は前記電荷リーク回路で
あるダイオード素子に接続される。
(2)前記手段(1)の半導体集積回路装置において、
前記差動増幅回路の一方の入力ゲートを構成するMIS
FETのゲート電極、容量素子の一方の電極、電荷リー
ク回路の夫々を形成する工程と、前記MISFETのゲ
ート電極と容量素子の一方の電極を電気的に接続すると
共に、このMISFETのゲート電極及び容量素子の一
方の電極を前記電荷リーク回路に電気的に接続する工程
とを備える。
前記差動増幅回路の一方の入力ゲートを構成するMIS
FETのゲート電極、容量素子の一方の電極、電荷リー
ク回路の夫々を形成する工程と、前記MISFETのゲ
ート電極と容量素子の一方の電極を電気的に接続すると
共に、このMISFETのゲート電極及び容量素子の一
方の電極を前記電荷リーク回路に電気的に接続する工程
とを備える。
(3)前記手段(1)の半導体集積回路装置において、
前記差動増幅回路の一方の入力ゲートを構成するMIS
FETのゲート電極、容量素子の一方の電極、電荷リー
ク回路の夫々を形成すると共に、前記MISFETのゲ
ート電極、容量素子の一方の電極、電荷リーク回路の夫
々を電気的に接続する工程を備える。
前記差動増幅回路の一方の入力ゲートを構成するMIS
FETのゲート電極、容量素子の一方の電極、電荷リー
ク回路の夫々を形成すると共に、前記MISFETのゲ
ート電極、容量素子の一方の電極、電荷リーク回路の夫
々を電気的に接続する工程を備える。
上述した手段(1)によれば、製造プロセス中に前記容
量素子の一方の電極に帯電した電荷を前記電荷リーク回
路を通して逃し、差動増幅回路の一方の入力ゲートを構
成するMISFETのゲート絶縁膜の劣化を低減できる
ので、前記差動増幅回路の他方の入力ゲートを構成する
MISFETに対する、前記一方の入力ゲートを構成す
るMISFETの電気的特性の変化量を低減し、差動増
幅回路のオフセット電圧不良を防止できる。この結果、
半導体集積回路装置の回路動作の電気的信頼性を向上で
きる。
量素子の一方の電極に帯電した電荷を前記電荷リーク回
路を通して逃し、差動増幅回路の一方の入力ゲートを構
成するMISFETのゲート絶縁膜の劣化を低減できる
ので、前記差動増幅回路の他方の入力ゲートを構成する
MISFETに対する、前記一方の入力ゲートを構成す
るMISFETの電気的特性の変化量を低減し、差動増
幅回路のオフセット電圧不良を防止できる。この結果、
半導体集積回路装置の回路動作の電気的信頼性を向上で
きる。
上述した手段(2)によれば、前記差動増幅回路の一方
の入力ゲートを構成するM I S FETのゲート電
極、容量素子の一方の電極の夫々を形成した後、前記ゲ
ート電極と容量素子の一方の電極とを電気的に接続する
と共に、この工程までに前記ゲート電極、容量素子の一
方の電極の夫々に帯電した電荷を前記電荷リーク回路を
通して逃すことができる。
の入力ゲートを構成するM I S FETのゲート電
極、容量素子の一方の電極の夫々を形成した後、前記ゲ
ート電極と容量素子の一方の電極とを電気的に接続する
と共に、この工程までに前記ゲート電極、容量素子の一
方の電極の夫々に帯電した電荷を前記電荷リーク回路を
通して逃すことができる。
上述した手段(3)によれば、前記差動増幅回路の一方
の入力ゲートを構成するMISFETのゲート電極、容
量素子の一方の電極の夫々を形成すると共に、この工程
までに前記ゲート電極、容量素子の一方の電極の夫々に
帯電した電荷を前記電荷リーク回路を通して逃すことが
できる。
の入力ゲートを構成するMISFETのゲート電極、容
量素子の一方の電極の夫々を形成すると共に、この工程
までに前記ゲート電極、容量素子の一方の電極の夫々に
帯電した電荷を前記電荷リーク回路を通して逃すことが
できる。
以下1本発明の構成について、小型電子装置に組込まれ
るバッテリイチェック回路を搭載した半導体集積回路装
置に本発明を適用した実施例とともに説明する。
るバッテリイチェック回路を搭載した半導体集積回路装
置に本発明を適用した実施例とともに説明する。
なお、実施例を説明するための企図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
(実施例I)
本発明の実施例■である半導体集積回路装置に搭載され
たバッテリイチェック回路の基本構成を第3図(等価回
路図)及び第4図(論理回路図)に示す。第4図に示す
論理回路図は第3図に示す等価回路図を論理回路図とし
て簡略的に書き換えたものである。
たバッテリイチェック回路の基本構成を第3図(等価回
路図)及び第4図(論理回路図)に示す。第4図に示す
論理回路図は第3図に示す等価回路図を論理回路図とし
て簡略的に書き換えたものである。
第3図及び第4図に示すように、半導体集積回路装置に
搭載されたバッテリイチェック回路は、主に、バッテリ
イ電源端子v0゜と検出々力端子Voutとの間に、バ
ッテリイ電源端子V。。側から分割容量C1電荷リーク
回路■、差動増幅回路AMPの夫々を順次配列して構成
される。
搭載されたバッテリイチェック回路は、主に、バッテリ
イ電源端子v0゜と検出々力端子Voutとの間に、バ
ッテリイ電源端子V。。側から分割容量C1電荷リーク
回路■、差動増幅回路AMPの夫々を順次配列して構成
される。
前記差動増幅回路AMPは主にnチャネルMISFET
Qよ、Q2、pチャネルMISFETQ3、Q4及びQ
5で構成される。つまり、差動増幅回路AMPは相補型
MI SFET(CMO8)で構成される。この差動増
幅回路AMPのpチャネルMISFETQ、は一方の入
力ゲートVinl、pチャネルMISFETQ4は他方
の入カゲーVin2の夫々を構成する。
Qよ、Q2、pチャネルMISFETQ3、Q4及びQ
5で構成される。つまり、差動増幅回路AMPは相補型
MI SFET(CMO8)で構成される。この差動増
幅回路AMPのpチャネルMISFETQ、は一方の入
力ゲートVinl、pチャネルMISFETQ4は他方
の入カゲーVin2の夫々を構成する。
差動増幅回路AMPの入力ゲートVinlであるpチャ
ネルMISFETQ、のゲート電極には電荷リーク回路
Iを介在させて分割容量Cの一方の電極に接続される0
分割容量Cは容量素子Cユ及びC2で構成され、前記p
チャネルMISFETQ、のゲート電極は容量素子C1
、C2の夫々の一方の電極に接続される。容量素子C工
の他方の電極はインバータ回路の出力端子に接続される
。
ネルMISFETQ、のゲート電極には電荷リーク回路
Iを介在させて分割容量Cの一方の電極に接続される0
分割容量Cは容量素子Cユ及びC2で構成され、前記p
チャネルMISFETQ、のゲート電極は容量素子C1
、C2の夫々の一方の電極に接続される。容量素子C工
の他方の電極はインバータ回路の出力端子に接続される
。
このインバータ回路は、PチャネルMISFETQ、及
びnチャネルMISFETQ、で構成され、制御信号φ
で制御される。pチャネルMISFETQGのソース領
域にはバッテリイ電源v0゜、nチャネルMISFET
Q、のソース領域には基準電源V。の夫々が印加される
。前記バッテリイ電源■。。とじては、本実施例の半導
体集積回路装置において1図示しないが切換スイッチに
よって例えば2系統の電源が使用される。つまり、バッ
テリイ電源V。I)としては、例えばリチウム電池で生
成された3[v]電源又は酸化銀電池で生成された、5
[V]電源が使用される。基準電源v0は例えば回路
の接地電位(GND)O[V]を使用する。
びnチャネルMISFETQ、で構成され、制御信号φ
で制御される。pチャネルMISFETQGのソース領
域にはバッテリイ電源v0゜、nチャネルMISFET
Q、のソース領域には基準電源V。の夫々が印加される
。前記バッテリイ電源■。。とじては、本実施例の半導
体集積回路装置において1図示しないが切換スイッチに
よって例えば2系統の電源が使用される。つまり、バッ
テリイ電源V。I)としては、例えばリチウム電池で生
成された3[v]電源又は酸化銀電池で生成された、5
[V]電源が使用される。基準電源v0は例えば回路
の接地電位(GND)O[V]を使用する。
また、前記容量素子C2の他方の電極は基準電源v、、
に接続される。つまり、前記差動増幅回路AMPの入力
ゲートVinlであるpチャネルMISFETQ、のゲ
ート電極には分割容量Cで分圧されたバッテリイ電源v
D0が印加される。また、前記差動増幅回路AMPの入
力ゲートVinlであるpチャネルMISFETQ、の
ゲート電極は、前記制御信号φで制御されるnチャネル
MISFETQ、を介在させて基準電源V□に接続され
る。
に接続される。つまり、前記差動増幅回路AMPの入力
ゲートVinlであるpチャネルMISFETQ、のゲ
ート電極には分割容量Cで分圧されたバッテリイ電源v
D0が印加される。また、前記差動増幅回路AMPの入
力ゲートVinlであるpチャネルMISFETQ、の
ゲート電極は、前記制御信号φで制御されるnチャネル
MISFETQ、を介在させて基準電源V□に接続され
る。
また、前記差動増幅回路AMPにおいて、nチャネルM
ISFETQ、、Q、の夫々には電源電圧Vcい’Pチ
ャネ/l/MISFETQ、にはゲート制御電圧V、の
夫々が印加される。また、差動増幅回路AMPの入力ゲ
ートVin2であるPチャネルMISFETQ、のゲー
ト電極には電源判定用基準電圧V regが接続される
。電源判定用基準電圧V regは例えば0.5[V]
である。
ISFETQ、、Q、の夫々には電源電圧Vcい’Pチ
ャネ/l/MISFETQ、にはゲート制御電圧V、の
夫々が印加される。また、差動増幅回路AMPの入力ゲ
ートVin2であるPチャネルMISFETQ、のゲー
ト電極には電源判定用基準電圧V regが接続される
。電源判定用基準電圧V regは例えば0.5[V]
である。
このように構成されるバッテリイチェック回路は、同第
3図及び第4図に示すように、差動増幅回路AMPの入
力ゲートVinlであるpチャネルMISFETQ、の
ゲート電極と分割容量Cの容量素子C1,C,の夫々の
一方の電極との間に電荷リーク回路■が設けられる。電
荷リーク回路Iはダイオード素子りで構成される。ダイ
オード素子りは、前記ゲート電極と一方の電極との間の
信号経路にカソード領域を接続し、基準電源v0にアノ
ード領域を接続して構成される。この電荷リーク回路■
は、後述するが、ドライプロセスを採用する製造プロセ
スにおいて、特に分割容量Cの一方の電極に帯電した電
荷を基準電源V。側に逃すことができる。すなわち、こ
の電荷リーク回路■は、前記一方の電極に帯電した電荷
に基づく、差動増幅回路AMPの入力ゲートVinlで
あるpチャネルMISFETQ、のゲート絶縁膜の絶縁
耐圧の劣化、ゲート絶縁膜の破壊、或はしきい値電圧の
変動(以下、総称してゲート絶縁膜の劣化という)を低
減できる。
3図及び第4図に示すように、差動増幅回路AMPの入
力ゲートVinlであるpチャネルMISFETQ、の
ゲート電極と分割容量Cの容量素子C1,C,の夫々の
一方の電極との間に電荷リーク回路■が設けられる。電
荷リーク回路Iはダイオード素子りで構成される。ダイ
オード素子りは、前記ゲート電極と一方の電極との間の
信号経路にカソード領域を接続し、基準電源v0にアノ
ード領域を接続して構成される。この電荷リーク回路■
は、後述するが、ドライプロセスを採用する製造プロセ
スにおいて、特に分割容量Cの一方の電極に帯電した電
荷を基準電源V。側に逃すことができる。すなわち、こ
の電荷リーク回路■は、前記一方の電極に帯電した電荷
に基づく、差動増幅回路AMPの入力ゲートVinlで
あるpチャネルMISFETQ、のゲート絶縁膜の絶縁
耐圧の劣化、ゲート絶縁膜の破壊、或はしきい値電圧の
変動(以下、総称してゲート絶縁膜の劣化という)を低
減できる。
次に、前記バッテリイチェック回路の具体的な構造につ
いて、第1図(第2図のI−I切断線で切った要部断面
図)及び第2図(要部平面図)を用いて簡単に説明する
。
いて、第1図(第2図のI−I切断線で切った要部断面
図)及び第2図(要部平面図)を用いて簡単に説明する
。
前記バッテリイチェック回路を搭載する半導体集積回路
装置は、第1図及び第2図に示すように、単結晶珪素か
らなるf型半導体基板1で構成される。
装置は、第1図及び第2図に示すように、単結晶珪素か
らなるf型半導体基板1で構成される。
前記バッテリイチェック回路の分割容量C(C1、C2
の夫々)は主に下層電極5、誘電体膜フ、上層電極8の
夫々を順次積層したスタックド構造で構成される。この
分割容量Cは、〆型半導体基板1上にフィールド絶縁膜
3を介在させて設けられる。
の夫々)は主に下層電極5、誘電体膜フ、上層電極8の
夫々を順次積層したスタックド構造で構成される。この
分割容量Cは、〆型半導体基板1上にフィールド絶縁膜
3を介在させて設けられる。
〆型半導体基板1の主面部において、フィールド絶縁膜
3下にはp型チャネルストッパ領域4が設けられる。
3下にはp型チャネルストッパ領域4が設けられる。
前記バッテリイチェック回路の差動増幅回路AMPを構
成するpチャネルMISFETQ、、Q4の夫々は、フ
ィールド絶縁膜3で周囲を囲まれた領域内において、n
型ウェル領域2の主面に構成される。つまり、pチャネ
ルMISFETQ3、Q4の夫々は、n型ウェル領域2
、ゲート絶縁膜6、ゲート電極8、ソース領域及びドレ
イン領域である一対の〆型半導体領域10で構成される
0図示しないが、前記差動増幅回路AMPのpチャネル
MISFETQ! 、インバータ回路のpチャネルMI
SFETQ、の夫々はpチャネルMISFETQ3、Q
4の夫々と同様の構造で構成される。
成するpチャネルMISFETQ、、Q4の夫々は、フ
ィールド絶縁膜3で周囲を囲まれた領域内において、n
型ウェル領域2の主面に構成される。つまり、pチャネ
ルMISFETQ3、Q4の夫々は、n型ウェル領域2
、ゲート絶縁膜6、ゲート電極8、ソース領域及びドレ
イン領域である一対の〆型半導体領域10で構成される
0図示しないが、前記差動増幅回路AMPのpチャネル
MISFETQ! 、インバータ回路のpチャネルMI
SFETQ、の夫々はpチャネルMISFETQ3、Q
4の夫々と同様の構造で構成される。
また、前記n型ウェル領域2は前記〆型半導体基板1の
主面部に構成される。
主面部に構成される。
差動増幅回路AMPを構成するnチャネルMISFET
QL、Q、、インバータ回路を構成するnチャネルM
I S F E T Q? 、nチャネルMISFET
Q、の夫々は1図示しないが、フィールド絶縁膜3で周
囲を囲まれた領域内において、〆型半導体基板1(又は
p型ウェル領域)の主面に構成される。nチャネルMI
SFETQ、、Q、、Q、、Q、の夫々は主にf型半導
体基板1、ゲート絶縁膜6.ゲート電極8、ソース領域
及びドレイン領域である一対のゴ型半導体領域9で構成
される。
QL、Q、、インバータ回路を構成するnチャネルM
I S F E T Q? 、nチャネルMISFET
Q、の夫々は1図示しないが、フィールド絶縁膜3で周
囲を囲まれた領域内において、〆型半導体基板1(又は
p型ウェル領域)の主面に構成される。nチャネルMI
SFETQ、、Q、、Q、、Q、の夫々は主にf型半導
体基板1、ゲート絶縁膜6.ゲート電極8、ソース領域
及びドレイン領域である一対のゴ型半導体領域9で構成
される。
前記電荷リーク回路■のダイオード素子りは。
フィールド絶縁膜3で周囲を囲まれた領域内において、
アノード領域であるp−型半導体基板1及びカソード領
域であるn°型半導体領域9で構成される。
アノード領域であるp−型半導体基板1及びカソード領
域であるn°型半導体領域9で構成される。
前記分割容量Cの上層電極8、差動増幅回路AMPのp
チャネルMISFETQ、のゲート電極8、電荷リーク
回路■のカソード領域であるn゛型半導体領域9の夫々
は配線13で電気的に接続される。配Mt13は、前述
の半導体素子を覆う層間絶縁膜11上に延在し、この層
間絶縁膜11に形成された接続孔12を通して半導体素
子間を接続する。配線13は例えばアルミニウム合金で
形成する。また、前記分割容量Cの下層電極5、差動増
幅回路AMPのpチャネルMISFETQ、のp゛型半
導体領域10等にも配線13が接続される。
チャネルMISFETQ、のゲート電極8、電荷リーク
回路■のカソード領域であるn゛型半導体領域9の夫々
は配線13で電気的に接続される。配Mt13は、前述
の半導体素子を覆う層間絶縁膜11上に延在し、この層
間絶縁膜11に形成された接続孔12を通して半導体素
子間を接続する。配線13は例えばアルミニウム合金で
形成する。また、前記分割容量Cの下層電極5、差動増
幅回路AMPのpチャネルMISFETQ、のp゛型半
導体領域10等にも配線13が接続される。
次に、前記バンテリイチェック回路の具体的な製造方法
について、第5図乃至第7図(各製造工程毎に示す要部
断面図)を用いて簡単に説明する。
について、第5図乃至第7図(各製造工程毎に示す要部
断面図)を用いて簡単に説明する。
まず、少なくともpチャネルMISFETの形成領域に
おいて、p−型半導体基板1の主面部にn型ウェル領域
2を形成する6 次に、選択酸化法により、p−型半導体基板1、n型ウ
ェル領域2の夫々の非活性領域の主面上に厚いフィール
ド絶縁膜3を形成する。フィールド絶縁膜3は例えば5
00〜1000[nmlの厚膜で形成される。このフィ
ールド絶縁膜3を形成する工程とほぼ同一工程でp型チ
ャネルストッパ領域4を形成する。
おいて、p−型半導体基板1の主面部にn型ウェル領域
2を形成する6 次に、選択酸化法により、p−型半導体基板1、n型ウ
ェル領域2の夫々の非活性領域の主面上に厚いフィール
ド絶縁膜3を形成する。フィールド絶縁膜3は例えば5
00〜1000[nmlの厚膜で形成される。このフィ
ールド絶縁膜3を形成する工程とほぼ同一工程でp型チ
ャネルストッパ領域4を形成する。
次に、p−型半導体基板1、n型ウェル領域2の夫々の
活性領域の主面上に清浄な絶縁膜20を形成する。絶縁
膜20は例えば熱酸化法で形成する。
活性領域の主面上に清浄な絶縁膜20を形成する。絶縁
膜20は例えば熱酸化法で形成する。
次に、第5図に示すように、分割容量の形成領域におい
て、フィールド絶縁膜3上に下層電極5を形成する。下
層電極5は例えばCVD法で堆積した多結晶珪素膜で形
成し、この多結晶珪素膜には抵抗値を低減する不純物(
P、As等)が導入される。この下層電極5は、例えば
フォトリソグラフィ技術で形成されたエツチングマスク
を用い、ドライエツチングを施すことにより、パターン
ニングされる。ドライエツチングはパターンニング精度
を高めるために使用される。
て、フィールド絶縁膜3上に下層電極5を形成する。下
層電極5は例えばCVD法で堆積した多結晶珪素膜で形
成し、この多結晶珪素膜には抵抗値を低減する不純物(
P、As等)が導入される。この下層電極5は、例えば
フォトリソグラフィ技術で形成されたエツチングマスク
を用い、ドライエツチングを施すことにより、パターン
ニングされる。ドライエツチングはパターンニング精度
を高めるために使用される。
次に、前記p−型半導体基板1、n型ウェル領域2の夫
々の活性領域において、前記絶縁膜20を除去し、この
領域に新たに清浄なゲート絶縁膜6を形成する。ゲート
絶縁膜6は、例えば、熱酸化法で形成され、10〜30
[nm1程度の薄膜で形成される。
々の活性領域において、前記絶縁膜20を除去し、この
領域に新たに清浄なゲート絶縁膜6を形成する。ゲート
絶縁膜6は、例えば、熱酸化法で形成され、10〜30
[nm1程度の薄膜で形成される。
次に、前記下層電極5の表面に誘電体膜7を形成する。
誘電体膜7は1例えば、熱酸化法で形成され、前記ゲー
ト絶縁膜6に比べて厚い、20〜40[nml程度の膜
厚で形成される。また、誘電体膜)は、製造工程数を低
減する目的で、前記ゲート絶縁膜6と同一工程で形成し
てもよい、この場合、単結晶珪素上に比べて多結晶珪素
上での酸化珪素膜の成長速度は速いので、ゲート絶縁膜
6に比べて誘電体膜7は厚い膜厚で形成される。また、
誘電体膜フは、蓄積電荷量を高め、かつ絶縁耐圧を高め
る目的、酸化珪素膜、窒化珪素膜、酸化珪素膜の夫々を
順次積層tた積層膜で形成してもよい。
ト絶縁膜6に比べて厚い、20〜40[nml程度の膜
厚で形成される。また、誘電体膜)は、製造工程数を低
減する目的で、前記ゲート絶縁膜6と同一工程で形成し
てもよい、この場合、単結晶珪素上に比べて多結晶珪素
上での酸化珪素膜の成長速度は速いので、ゲート絶縁膜
6に比べて誘電体膜7は厚い膜厚で形成される。また、
誘電体膜フは、蓄積電荷量を高め、かつ絶縁耐圧を高め
る目的、酸化珪素膜、窒化珪素膜、酸化珪素膜の夫々を
順次積層tた積層膜で形成してもよい。
次に、分割容量の形成領域に上層電極8、MISFET
の形成領域にゲート電極8の夫々を形成する。上層電極
8.ゲート電極8の夫々は例えばCVD法で堆積した多
結晶珪素膜で形成され、二辺多結晶珪素膜には抵抗値を
低減する不純物(p。
の形成領域にゲート電極8の夫々を形成する。上層電極
8.ゲート電極8の夫々は例えばCVD法で堆積した多
結晶珪素膜で形成され、二辺多結晶珪素膜には抵抗値を
低減する不純物(p。
As等)が導入される。上層電極8、ゲート電極8の夫
々は、フォトリソグラフィ技術で形成されたエツチング
マスクを用い、ドライエツチングを施すことにより、パ
ターンニングされる。前記ドライエツチング、エツチン
グマスクの除去を行うプラズマ処理等、所謂ドライプロ
セスの採用により、上層電極8、ゲート電極8の夫々は
帯電されるが、夫々は互いに独立し電気的に接続されて
いないので、ゲート絶縁膜6の劣化は生じない。なお、
前記上層電極8、ゲート電極8の夫々はタングステン、
チタン、モリブデン等の高融点金属膜或はこれらの高融
点金属珪化膜の単層、又は多結晶珪素膜上に前記高融点
金属膜或は高融点金属珪化膜を積層した積層膜で形成し
てもよい。前記上層電極8を形成する工程により、分割
容量Cが完成する。
々は、フォトリソグラフィ技術で形成されたエツチング
マスクを用い、ドライエツチングを施すことにより、パ
ターンニングされる。前記ドライエツチング、エツチン
グマスクの除去を行うプラズマ処理等、所謂ドライプロ
セスの採用により、上層電極8、ゲート電極8の夫々は
帯電されるが、夫々は互いに独立し電気的に接続されて
いないので、ゲート絶縁膜6の劣化は生じない。なお、
前記上層電極8、ゲート電極8の夫々はタングステン、
チタン、モリブデン等の高融点金属膜或はこれらの高融
点金属珪化膜の単層、又は多結晶珪素膜上に前記高融点
金属膜或は高融点金属珪化膜を積層した積層膜で形成し
てもよい。前記上層電極8を形成する工程により、分割
容量Cが完成する。
次に、第6図に示すように、電荷リーク回路■のダイオ
ード素子の形成領域において、f型半導体基板1の活性
領域の主面部にゴ型半導体領域9を形成する。このゴ型
半導体領域9は、同一工程でnチャネルMISFETの
形成領域にも形成され、ソース領域及びドレイン領域を
形成する。r1′型半導体領域9は、フォトリソグラフ
ィ技術で形成した不純物導入マスクを用い、イオン打込
み法でn型不純物を導入することにより形成する。d型
半導体領域9を形成する工程により、ダイオード素子り
が完成し、結果的に電荷リーク回路■が完成する。また
、前記ゴ型半導体領域9を形成する工程により、nチャ
ネルMISFETQi、Q2、Q7、Q8の夫々が完成
する。
ード素子の形成領域において、f型半導体基板1の活性
領域の主面部にゴ型半導体領域9を形成する。このゴ型
半導体領域9は、同一工程でnチャネルMISFETの
形成領域にも形成され、ソース領域及びドレイン領域を
形成する。r1′型半導体領域9は、フォトリソグラフ
ィ技術で形成した不純物導入マスクを用い、イオン打込
み法でn型不純物を導入することにより形成する。d型
半導体領域9を形成する工程により、ダイオード素子り
が完成し、結果的に電荷リーク回路■が完成する。また
、前記ゴ型半導体領域9を形成する工程により、nチャ
ネルMISFETQi、Q2、Q7、Q8の夫々が完成
する。
次に、pチャネルMISFETの形成領域において、n
型ウェル領域2の活性領域の主面部にp。
型ウェル領域2の活性領域の主面部にp。
型半導体゛領域10を形成する。p°型半導体領域10
は、n°型半導体領域9と同様に、不純物導入マスクを
用いたイオン打込み法でp型不純物を導入することによ
り形成する。このp°型半導体領域10を形成する工程
により、pチャネルMISFETQ、、Q、、Q、の夫
々が完成する。
は、n°型半導体領域9と同様に、不純物導入マスクを
用いたイオン打込み法でp型不純物を導入することによ
り形成する。このp°型半導体領域10を形成する工程
により、pチャネルMISFETQ、、Q、、Q、の夫
々が完成する。
また、この工程、つまり、前記n°型半導体領域9、p
゛型半導体領域10の夫々を形成する際のイオン打込み
、不純物導入マスクの除去を行うプラズマ処理の夫々に
おいて、前記上層電極8.ゲート電極8の夫々は帯電す
るが、前述と同様に、夫々が互いに独立しているので、
ゲート絶縁16の劣化は生じない。
゛型半導体領域10の夫々を形成する際のイオン打込み
、不純物導入マスクの除去を行うプラズマ処理の夫々に
おいて、前記上層電極8.ゲート電極8の夫々は帯電す
るが、前述と同様に、夫々が互いに独立しているので、
ゲート絶縁16の劣化は生じない。
次に、前述の半導体素子を覆う層間絶縁膜11を形成す
る0層間絶縁膜11は1例えば、熱酸化法、CVD法で
堆積した酸化珪素膜、P若しくはBの一方或は両方を含
むCVD法で堆積した酸化珪素膜、又はこれらの積層膜
で形成する。
る0層間絶縁膜11は1例えば、熱酸化法、CVD法で
堆積した酸化珪素膜、P若しくはBの一方或は両方を含
むCVD法で堆積した酸化珪素膜、又はこれらの積層膜
で形成する。
次に、第7図に示すように、層間絶縁膜11に接続孔1
1を形成する。この接続孔11は例えばドライエツチン
グで形成する。同様に、このドライエツチングの際に、
前記上層電極8.ゲート電極8の夫々は帯電するが、ゲ
ート絶縁膜6の劣化は生じない。
1を形成する。この接続孔11は例えばドライエツチン
グで形成する。同様に、このドライエツチングの際に、
前記上層電極8.ゲート電極8の夫々は帯電するが、ゲ
ート絶縁膜6の劣化は生じない。
次に、前記第1図及び第2図に示すように、配線13を
形成する。配線13は、例えばアルミニウム膜、アルミ
ニウム合金膜、高融点金属膜、高融点金属珪化膜、又は
これらの積層膜で形成する。前記アルミニウム合金膜は
アルミニウムにSi、Pd、Cu等のうち1つ又は複数
が添加された膜である。この配線13は同様にドライエ
ツチングでパターンニングされるので帯電され、同時に
この配線13を介在させて前述の下層電極8、ゲート電
極8の夫々は短絡する。この配、1i13の形成工程前
において、前記分割容量Cの上層電極8、差動増幅回路
AMPの入力ゲートVinlであるpチャネルMISF
ETQ、のゲート電極8の夫々はドライプロセスで帯電
しても相互に独立している(電気的に接続されない)の
で、帯電した電荷に基づくpチャネルMISFETQ、
のゲート絶縁膜6の絶縁耐圧の劣化等がほとんど発生し
ない、また、配線13の形成工程により、前記上層電極
8とゲート電極8とが短絡するが、同時に上層電極8及
びゲート電極8は電荷リーク回路■のダイオード素子り
に接続されるので、特に、上層電極8に帯電された電荷
を積極的にダイオード素子りを通して逃すことができる
。なお、電荷リーク回路Iのダイオード素子りは、基本
的に、ゲート絶縁膜6の絶縁耐圧に比べてpn接合耐圧
を低く、或はゲート絶縁膜6に比べて上層電極8側に近
接させて構成する。
形成する。配線13は、例えばアルミニウム膜、アルミ
ニウム合金膜、高融点金属膜、高融点金属珪化膜、又は
これらの積層膜で形成する。前記アルミニウム合金膜は
アルミニウムにSi、Pd、Cu等のうち1つ又は複数
が添加された膜である。この配線13は同様にドライエ
ツチングでパターンニングされるので帯電され、同時に
この配線13を介在させて前述の下層電極8、ゲート電
極8の夫々は短絡する。この配、1i13の形成工程前
において、前記分割容量Cの上層電極8、差動増幅回路
AMPの入力ゲートVinlであるpチャネルMISF
ETQ、のゲート電極8の夫々はドライプロセスで帯電
しても相互に独立している(電気的に接続されない)の
で、帯電した電荷に基づくpチャネルMISFETQ、
のゲート絶縁膜6の絶縁耐圧の劣化等がほとんど発生し
ない、また、配線13の形成工程により、前記上層電極
8とゲート電極8とが短絡するが、同時に上層電極8及
びゲート電極8は電荷リーク回路■のダイオード素子り
に接続されるので、特に、上層電極8に帯電された電荷
を積極的にダイオード素子りを通して逃すことができる
。なお、電荷リーク回路Iのダイオード素子りは、基本
的に、ゲート絶縁膜6の絶縁耐圧に比べてpn接合耐圧
を低く、或はゲート絶縁膜6に比べて上層電極8側に近
接させて構成する。
前記配線13を形成する工程の後に、図示しないが、配
線13上にファイナルパッジベージ厘ン膜を形成する。
線13上にファイナルパッジベージ厘ン膜を形成する。
また、2層配線構造を採用する場合、配線13上に上層
配線を形成し、この上層配線上にファイナルパッシベー
ション膜を形成する。
配線を形成し、この上層配線上にファイナルパッシベー
ション膜を形成する。
これら一連の製造工程を施すことにより、本実施例のバ
ッテリイチェック回路を搭載した半導体集積回路装置は
完成する。
ッテリイチェック回路を搭載した半導体集積回路装置は
完成する。
なお、本発明は、前記分割容量Cの下層電極5とpチャ
ネルM I S F E T Q sのゲート電極8と
を配線13で接続してもよい。
ネルM I S F E T Q sのゲート電極8と
を配線13で接続してもよい。
また、本発明は、前記分割容量Cの下層電極5、上層電
極8の夫々とpチャネルMISFETQ。
極8の夫々とpチャネルMISFETQ。
のゲート電極8とを別の導電層で形成してもよい。
このように、差動増幅回路AMPの2つの入力ゲートV
inl及びVin2のうち、一方の入力ゲートVinl
を構成するpチャネルMISFETQ3のゲート電極8
に分割容量Cの一方の電極8が接続されたバッテリイチ
ェック回路を有する半導体集積回路装置において、前記
差動増幅回路AMPの一方の入力ゲートVinlを構成
するpチャネルMISFETQ□のゲート電極8と分割
容量Cの一方の電極8との間に電荷リーク回路Iを設け
る。
inl及びVin2のうち、一方の入力ゲートVinl
を構成するpチャネルMISFETQ3のゲート電極8
に分割容量Cの一方の電極8が接続されたバッテリイチ
ェック回路を有する半導体集積回路装置において、前記
差動増幅回路AMPの一方の入力ゲートVinlを構成
するpチャネルMISFETQ□のゲート電極8と分割
容量Cの一方の電極8との間に電荷リーク回路Iを設け
る。
前記電荷リーク回路■はダイオード素子りで構成する。
この構成により、製造プロセス中に前記分割容量Cの一
方の電極8に帯電した電荷を前記電荷リーク回路Iを通
して逃し、差動増幅回路AMPの一方の入力ゲートVi
nlを構成するpチャネルMISFETQ、のゲート絶
縁膜6の劣化を低減できるので、前記差動増幅回路AM
Pの他方の入力ゲートVin2を構成するPチャネルM
ISFETQ4に対する。前記一方の入力ゲートVin
lを構成するpチャネルMISFETQ、の電気的特性
(例えばしきい値電圧)の変化量を低減し、差動増幅回
路AMPのオフセット電圧不良を防止できる。また、前
記一方の入力ゲートVinlを構成するpチャネルMI
SFETQ、のゲート絶縁膜6の破壊を防止できる。こ
の結果、半導体集積回路装置の回路動作の電気的信頼性
を向上できる。
方の電極8に帯電した電荷を前記電荷リーク回路Iを通
して逃し、差動増幅回路AMPの一方の入力ゲートVi
nlを構成するpチャネルMISFETQ、のゲート絶
縁膜6の劣化を低減できるので、前記差動増幅回路AM
Pの他方の入力ゲートVin2を構成するPチャネルM
ISFETQ4に対する。前記一方の入力ゲートVin
lを構成するpチャネルMISFETQ、の電気的特性
(例えばしきい値電圧)の変化量を低減し、差動増幅回
路AMPのオフセット電圧不良を防止できる。また、前
記一方の入力ゲートVinlを構成するpチャネルMI
SFETQ、のゲート絶縁膜6の破壊を防止できる。こ
の結果、半導体集積回路装置の回路動作の電気的信頼性
を向上できる。
また、前述のバッテリイチェック回路を搭載する半導体
集積回路装置において、前記差動増幅回路AMPの一方
の入力ゲートVinlを構成するpチャネルMISFE
TQ、のゲート電極8、分割容量Cの一方の電極8、電
荷リーク回路Iの夫々を形成する工程と、前記pチャネ
ルMISFETQ、のゲート電極8と分割容量Cの一方
の電極8を電気的に接続すると共に、このPチャネルM
ISFETQ、のゲート電極8及び分割容量Cの一方の
電極8を前記電荷リーク回路Iに電気的に接続する工程
とを備える。この構成により、前記差動増幅回路AMP
の一方の入力ゲートVinlを構成するpチャネルM
I S F E TQ3のゲート電極8、分割容量Cの
一方の電極8の夫々を形成した後、前記ゲート電極8と
分割容量Cの一方の電極8とを電気的に接続すると共に
、この工程までに前記ゲート電極8、容量素子Cの一方
の電極8の夫々に帯電した電荷を前記電荷リーク回路■
を通して逃すことができる。
集積回路装置において、前記差動増幅回路AMPの一方
の入力ゲートVinlを構成するpチャネルMISFE
TQ、のゲート電極8、分割容量Cの一方の電極8、電
荷リーク回路Iの夫々を形成する工程と、前記pチャネ
ルMISFETQ、のゲート電極8と分割容量Cの一方
の電極8を電気的に接続すると共に、このPチャネルM
ISFETQ、のゲート電極8及び分割容量Cの一方の
電極8を前記電荷リーク回路Iに電気的に接続する工程
とを備える。この構成により、前記差動増幅回路AMP
の一方の入力ゲートVinlを構成するpチャネルM
I S F E TQ3のゲート電極8、分割容量Cの
一方の電極8の夫々を形成した後、前記ゲート電極8と
分割容量Cの一方の電極8とを電気的に接続すると共に
、この工程までに前記ゲート電極8、容量素子Cの一方
の電極8の夫々に帯電した電荷を前記電荷リーク回路■
を通して逃すことができる。
(実施例■)
本実施例■は、前記電荷リーク回路を容量素子で構成し
た、本発明の第2実施例である。
た、本発明の第2実施例である。
本発明の実施例■である半導体集積回路装置に搭載され
たバッテリイチェック回路を第8図(論理回路図)及び
第9図(要部断面図)で示す。
たバッテリイチェック回路を第8図(論理回路図)及び
第9図(要部断面図)で示す。
第8図に示すように、本実施例のバッテリイチェック回
路の電荷リーク回路Iは容量素子C3で構成される。容
量素子C3は、一方の電極を分割容量Cの一方の電極8
、差動増幅回路AMPの入力ゲートVinlの未々に接
続し、他方の電極を基準電源V□に接続して構成される
。
路の電荷リーク回路Iは容量素子C3で構成される。容
量素子C3は、一方の電極を分割容量Cの一方の電極8
、差動増幅回路AMPの入力ゲートVinlの未々に接
続し、他方の電極を基準電源V□に接続して構成される
。
第9図に示すように、前記電荷リーク回路■である容量
素子C1は一方の電極を電極8、誘電体膜を絶縁膜6、
他方の電極をP−型半導体基板1とするMIS型容量素
子で構成される。電極8は分割容量Cの一方の電極8、
pチャネルMISFET Q 3 のゲート電極8の夫
々と同一導電層で形成される。前記誘電体膜である絶縁
膜6はpチャネルMISFETQ3のゲート絶縁膜6と
同一絶縁膜で形成される。この電荷リーク回路1は、分
割容量Cの一方の電極8側に近接して配置されるので、
差動増幅回路AMPのPチャネルMISFETQ、のゲ
ート絶縁膜6が劣化する前に、分割容量Cの一方の電極
8に帯電された電荷を容量素子C2の絶縁膜6を通して
逃すことができる。
素子C1は一方の電極を電極8、誘電体膜を絶縁膜6、
他方の電極をP−型半導体基板1とするMIS型容量素
子で構成される。電極8は分割容量Cの一方の電極8、
pチャネルMISFET Q 3 のゲート電極8の夫
々と同一導電層で形成される。前記誘電体膜である絶縁
膜6はpチャネルMISFETQ3のゲート絶縁膜6と
同一絶縁膜で形成される。この電荷リーク回路1は、分
割容量Cの一方の電極8側に近接して配置されるので、
差動増幅回路AMPのPチャネルMISFETQ、のゲ
ート絶縁膜6が劣化する前に、分割容量Cの一方の電極
8に帯電された電荷を容量素子C2の絶縁膜6を通して
逃すことができる。
このように1本実施例のバッテリイチェック回路を搭載
する半導体集積回路装置によれば、前記実施例■とほぼ
同様の効果を奏することができる。
する半導体集積回路装置によれば、前記実施例■とほぼ
同様の効果を奏することができる。
また、前述のバッテリイチェック回路を搭載する半導体
集積回路装置において、前記差動増幅回路AMPの一方
の入力ゲートVinlを構成するpチャネルMISFE
TQ、のゲート電極8、分割容量Cの一方の電極8、電
荷リーク回路■の夫々を形成すると共に、前記pチャネ
ルMISFETQ3のゲート電極8、分割容量Cの一方
の電極8、電荷リーク回路Iの夫々を電気的に接続する
工程を備える。この構成により、前記差動増幅回路AM
Pの一方の入力ゲートVinlを構成するpチャネルM
ISFETQ3 のゲート電極81分割容量Cの一方の
電極8の夫々を形成すると共に、この工程までに前記ゲ
ート電極8、分割容量Cの一方の電極8の夫々に帯電し
た電荷を前記電荷リーク回路Iを通して逃すことができ
る。
集積回路装置において、前記差動増幅回路AMPの一方
の入力ゲートVinlを構成するpチャネルMISFE
TQ、のゲート電極8、分割容量Cの一方の電極8、電
荷リーク回路■の夫々を形成すると共に、前記pチャネ
ルMISFETQ3のゲート電極8、分割容量Cの一方
の電極8、電荷リーク回路Iの夫々を電気的に接続する
工程を備える。この構成により、前記差動増幅回路AM
Pの一方の入力ゲートVinlを構成するpチャネルM
ISFETQ3 のゲート電極81分割容量Cの一方の
電極8の夫々を形成すると共に、この工程までに前記ゲ
ート電極8、分割容量Cの一方の電極8の夫々に帯電し
た電荷を前記電荷リーク回路Iを通して逃すことができ
る。
なお、本発明は、前記電荷リーク回路■の容量素子C1
を前記p−型半導体基板1、前記第5図に示す絶縁膜2
0、前記下層電極5と同一導電層の電極の夫々を順次積
層して構成してもよい。
を前記p−型半導体基板1、前記第5図に示す絶縁膜2
0、前記下層電極5と同一導電層の電極の夫々を順次積
層して構成してもよい。
また、本発明は、前記電荷リーク回路!である容量素子
C1の電極8と、分割容量Cの上層電極8、差動増幅回
路AMPのpチャネルMISFETQ、のゲート電極8
の夫々とを配線13で接続してもよい。
C1の電極8と、分割容量Cの上層電極8、差動増幅回
路AMPのpチャネルMISFETQ、のゲート電極8
の夫々とを配線13で接続してもよい。
(実施例■)
本実施例■は、前記電荷リーク回路をMISFETで構
成した、本発明の第3実施例である。
成した、本発明の第3実施例である。
本発明の実施例■である半導体集積回路装置に搭載した
バッテリイチェック回路を第10図(論理回路図)で示
す。
バッテリイチェック回路を第10図(論理回路図)で示
す。
第10図に示すように、本実施例のバッテリイチェック
回路の電荷リーク回路■はnチャネルMISFETQ、
つまりクランプトランジスタで構成される。nチャネル
MISFETQsは、ドレイン領域を分割容量Cの一方
の電極8、差動増幅回路AMPの入力ゲートVinlの
夫々に接続し。
回路の電荷リーク回路■はnチャネルMISFETQ、
つまりクランプトランジスタで構成される。nチャネル
MISFETQsは、ドレイン領域を分割容量Cの一方
の電極8、差動増幅回路AMPの入力ゲートVinlの
夫々に接続し。
ソース領域及びドレイン領域を基準電源v8.に接続し
て構成される。
て構成される。
前記電荷リーク回路■であるnチャネルMISFETQ
sは前記実施例■に示す差動増幅回路AMPのnチャネ
ルMISFETQ1、Q2の夫々と同様の構造で構成さ
れる。また、nチャネルMISFETQ、は、前記分割
容量Cの下層電極5と同一導電層でゲート電極を、或は
前記第5図に示す絶縁膜20でゲート絶縁膜を構成して
もよい。
sは前記実施例■に示す差動増幅回路AMPのnチャネ
ルMISFETQ1、Q2の夫々と同様の構造で構成さ
れる。また、nチャネルMISFETQ、は、前記分割
容量Cの下層電極5と同一導電層でゲート電極を、或は
前記第5図に示す絶縁膜20でゲート絶縁膜を構成して
もよい。
この電荷リーク回路!のnチャネルMISFETQ、は
、ドレイン領域が前記実施例■のダイオード素子りと同
様の構造で構成され、このダイオード素子りと同様の作
用で電荷を逃ゝすことができる。つまり、本実施例のバ
ッテリイチェック回路を搭載した半導体集積回路装置は
前記実施例■とほぼ同様の効果を奏することができる。
、ドレイン領域が前記実施例■のダイオード素子りと同
様の構造で構成され、このダイオード素子りと同様の作
用で電荷を逃ゝすことができる。つまり、本実施例のバ
ッテリイチェック回路を搭載した半導体集積回路装置は
前記実施例■とほぼ同様の効果を奏することができる。
(実施例■)
本実施例■は、前記電荷リーク回路を複数個の素子で構
成した、本発明の第4実施例である。
成した、本発明の第4実施例である。
本発明の実施例■である半導体集積回路装置に搭載した
バッテリイチェック回路を第11図゛(論理回路図)、
第12図(論理回路図)の夫々で示す。
バッテリイチェック回路を第11図゛(論理回路図)、
第12図(論理回路図)の夫々で示す。
第11図に示すバッテリイチェック回路の□電荷リーク
回路■は前記実施例!のダイオード素子り及び前記実施
例■の容量素子C3で構成される。
回路■は前記実施例!のダイオード素子り及び前記実施
例■の容量素子C3で構成される。
第12図に示すバッテリイチェック回路の電荷リーク回
路■は前記実施例■の容量素子C3及び前記実施例■の
nチャネルMISFETQ、で構成される。
路■は前記実施例■の容量素子C3及び前記実施例■の
nチャネルMISFETQ、で構成される。
このように構成されるバッテリイチェック回路を搭載し
た半導体集積回路装置は前記実施例■とほぼ同様の効果
を奏することができる。また、電荷リーク回路■を複数
個の素子で構成したことにより、製造プロセス中に帯電
した電荷のリーク経路を増加できるので、差動増幅回路
AMPのpチャネルMISFETQ、のゲート絶縁膜6
の劣化をより低減できる。
た半導体集積回路装置は前記実施例■とほぼ同様の効果
を奏することができる。また、電荷リーク回路■を複数
個の素子で構成したことにより、製造プロセス中に帯電
した電荷のリーク経路を増加できるので、差動増幅回路
AMPのpチャネルMISFETQ、のゲート絶縁膜6
の劣化をより低減できる。
(実施例■)
本実施例■は、前記差動増幅回路の入力ゲートVinl
のM I S FET、入力ゲートVin2のMISF
ETの夫々の電気的特性の変動量を相殺した、本発明の
第5実施例である。
のM I S FET、入力ゲートVin2のMISF
ETの夫々の電気的特性の変動量を相殺した、本発明の
第5実施例である。
本発明の実施例■である半導体集積回路装置に搭載した
バッテリイチェック回路を第13図(論理回゛路図)で
示す。
バッテリイチェック回路を第13図(論理回゛路図)で
示す。
第13図に示すように、本実施例のバッテリイチェック
回路は、少なくとも製造プロセス中において1本来必要
のない差動増幅回路AMPの入力ゲートVin2に容量
素子C4を接続する。この容量素子C4は入力ゲートV
inlに接続される分割容量Cとほぼ等しい電荷量で構
成される。容量素子C4はドライプロセスの最終段にお
いて例えば配線13で電極間を短絡することにより、回
路動作上の支障はなくなる。
回路は、少なくとも製造プロセス中において1本来必要
のない差動増幅回路AMPの入力ゲートVin2に容量
素子C4を接続する。この容量素子C4は入力ゲートV
inlに接続される分割容量Cとほぼ等しい電荷量で構
成される。容量素子C4はドライプロセスの最終段にお
いて例えば配線13で電極間を短絡することにより、回
路動作上の支障はなくなる。
このように、バッテリイチェック回路を搭載した半導体
集積回路装置は、前記バッテリイチェック回路の差動増
幅回路AMPの入力ゲートVinlに分割容量C1入力
ゲートVin2に同等の電荷量を持つ容量素子C4の夫
々を接続することにより、製造プロセス中の帯電に基づ
く、入力ゲートVin1(7)pチャネ/L/MISF
ETQ、、入力ゲートVin2のpチャネルMISFE
TQ、の夫々のゲート絶縁膜6の劣化量を等しくし、電
気的特性の変動量を相殺することができる。この結果、
差動増幅回路AMPのオフセット電圧不良を低減し、半
導体集積回路装置の電気的特性を向上することができる
。
集積回路装置は、前記バッテリイチェック回路の差動増
幅回路AMPの入力ゲートVinlに分割容量C1入力
ゲートVin2に同等の電荷量を持つ容量素子C4の夫
々を接続することにより、製造プロセス中の帯電に基づ
く、入力ゲートVin1(7)pチャネ/L/MISF
ETQ、、入力ゲートVin2のpチャネルMISFE
TQ、の夫々のゲート絶縁膜6の劣化量を等しくし、電
気的特性の変動量を相殺することができる。この結果、
差動増幅回路AMPのオフセット電圧不良を低減し、半
導体集積回路装置の電気的特性を向上することができる
。
また、本発明は、本実施例と前記実施例I乃至■のいず
れか1つ或は複数とを組合せてもよい。
れか1つ或は複数とを組合せてもよい。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが1本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
基づき具体的に説明したが1本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
例えば、本発明は、前記差動増幅回路AMPの入力ゲー
トVinlに分割抵抗を接続してもよい。
トVinlに分割抵抗を接続してもよい。
差動増幅回路AMPの入力ゲートVinlに接続される
分割抵抗も例えば多結晶珪素膜で形成しかつドライエツ
チングでパターンニングすると帯電するので、本発明は
この場合においても適用できる。
分割抵抗も例えば多結晶珪素膜で形成しかつドライエツ
チングでパターンニングすると帯電するので、本発明は
この場合においても適用できる。
また1本発明は、前記バッテリイチェック回路を搭載し
た半導体集積回路装置に限らず、アナログ処理を行う差
動増幅回路を有する、例えば周波数変換フィルタ回路、
アナログ/デジタル回路又はデジタル/アナログ回路を
搭載した半導体集積回路装置に適用できる。
た半導体集積回路装置に限らず、アナログ処理を行う差
動増幅回路を有する、例えば周波数変換フィルタ回路、
アナログ/デジタル回路又はデジタル/アナログ回路を
搭載した半導体集積回路装置に適用できる。
また、本発明は、容量、抵抗或は配線が接続されるMI
SFETが差動増幅回路の入力ゲートである必要がなく
、設定されたMISFETの特性が製造工程で変動して
は困る回路にすべて適用できる。
SFETが差動増幅回路の入力ゲートである必要がなく
、設定されたMISFETの特性が製造工程で変動して
は困る回路にすべて適用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
差動増幅回路を有する半導体集積回路装置において、オ
フセット不良電圧に基づく差動増幅回路の誤動作を防止
し、電気的信頼性を向上することができる。
フセット不良電圧に基づく差動増幅回路の誤動作を防止
し、電気的信頼性を向上することができる。
第1図は、本発明の実施例1である半導体集積回路装置
に搭載されたバッテリイチェック回路の要部断面図、 第2図は、前記第1図の要部平面図、 第3図は、前記バッテリイチェック回路の等価回路図、 第4図は、前記第3図の等価回路図を簡略的に示す論理
回路図、 第5図乃至第7図は、前記バッテリイチェック回路の製
造方法を説明する各製造工程毎に示す要部断面図。 第8図は1本発明の実施例■である半導体集積回路装置
に搭載されたバッテリイチェック回路の論理回路図、 第9図は、前記バッテリイチェック回路の要部断面図、 第10図は1本発明の実施例■である半導体集積回路装
置に搭載したバッテリイチェック回路の論理回路図、 第11図及び第12図は、本発明の実施例■である半導
体集積回路装置に搭載したバッテリイチェック回路の論
理回路図。 第13図は5本発明の実施例■である半導体集積回路装
置に搭載したバッテリイチェック回路の論理回路図であ
る。 図中、AMP・・・差動増幅回路、Vin・・・入力ゲ
ート、C・・・容量素子、Q・・・MISFET、D・
・・ダイオード素子、vo。・・・バッテリイ電源端子
、1・・・半溝体基板、5・・・下層電極、6・・・ゲ
ート絶縁膜、7・・・誘電体膜、 8・・・上層電極。 ゲート電極、 9.10 ・・・半導体領域、 13・・・配線である。
に搭載されたバッテリイチェック回路の要部断面図、 第2図は、前記第1図の要部平面図、 第3図は、前記バッテリイチェック回路の等価回路図、 第4図は、前記第3図の等価回路図を簡略的に示す論理
回路図、 第5図乃至第7図は、前記バッテリイチェック回路の製
造方法を説明する各製造工程毎に示す要部断面図。 第8図は1本発明の実施例■である半導体集積回路装置
に搭載されたバッテリイチェック回路の論理回路図、 第9図は、前記バッテリイチェック回路の要部断面図、 第10図は1本発明の実施例■である半導体集積回路装
置に搭載したバッテリイチェック回路の論理回路図、 第11図及び第12図は、本発明の実施例■である半導
体集積回路装置に搭載したバッテリイチェック回路の論
理回路図。 第13図は5本発明の実施例■である半導体集積回路装
置に搭載したバッテリイチェック回路の論理回路図であ
る。 図中、AMP・・・差動増幅回路、Vin・・・入力ゲ
ート、C・・・容量素子、Q・・・MISFET、D・
・・ダイオード素子、vo。・・・バッテリイ電源端子
、1・・・半溝体基板、5・・・下層電極、6・・・ゲ
ート絶縁膜、7・・・誘電体膜、 8・・・上層電極。 ゲート電極、 9.10 ・・・半導体領域、 13・・・配線である。
Claims (1)
- 【特許請求の範囲】 1、差動増幅回路の2つの入力ゲートのうち、一方の入
力ゲートを構成するMISFETのゲート電極に容量素
子の一方の電極が接続された半導体集積回路装置におい
て、前記差動増幅回路の一方の入力ゲートを構成するM
ISFETのゲート電極と容量素子の一方の電極との間
に電荷リーク回路を設けたことを特徴とする半導体集積
回路装置。 2、前記電荷リーク回路は、前記差動増幅回路の一方の
入力ゲートを構成するMISFETのゲート電極、前記
容量素子の一方の電極の夫々に接続されたカソード領域
及び基準電源に接続されたアノード領域からなるダイオ
ード素子で構成されたことを特徴とする請求項1に記載
の半導体集積回路装置。 3、前記電荷リーク回路は、前記差動増幅回路の一方の
入力ゲートを構成するMISFETのゲート電極、前記
容量素子の一方の電極の夫々に接続された電極を有する
MIS型容量素子で構成されたことを特徴とする請求項
1に記載の半導体集積回路装置。 4、前記差動増幅回路の一方の入力ゲートを構成するM
ISFETのゲート電極、前記容量素子の一方の電極の
夫々はこれらと異なる導体層で電気的に接続され、この
導体層は前記電荷リーク回路であるダイオード素子のカ
ソード領域に接続されたことを特徴とする請求項2に記
載の半導体集積回路装置。 5、差動増幅回路の2つの入力ゲートのうち、一方の入
力ゲートを構成するMISFETのゲート電極に容量素
子の一方の電極が接続された半導体集積回路装置の製造
方法において、前記差動増幅回路の一方の入力ゲートを
構成するMISFETのゲート電極、容量素子の一方の
電極、電荷リーク回路の夫々を形成する工程と、前記M
ISFETのゲート電極と容量素子の一方の電極を電気
的に接続すると共に、このMISFETのゲート電極及
び容量素子の一方の電極を前記電荷リーク回路に電気的
に接続する工程とを備えたことを特徴とする半導体集積
回路装置の製造方法。 6、差動増幅回路の2つの入力ゲートのうち、一方の入
力ゲートを構成するMISFETのゲート電極に容量素
子の一方の電極が接続された半導体集積回路装置の製造
方法において、前記差動増幅回路の一方の入力ゲートを
構成するMISFETのゲート電極、容量素子の一方の
電極、電荷リーク回路の夫々を形成すると共に、前記M
ISFETのゲート電極、容量素子の一方の電極、電荷
リーク回路の夫々を電気的に接続する工程を備えたこと
を特徴とする半導体集積回路装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1276485A JPH03136362A (ja) | 1989-10-23 | 1989-10-23 | 半導体集積回路装置及びその製造方法 |
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JP1276485A JPH03136362A (ja) | 1989-10-23 | 1989-10-23 | 半導体集積回路装置及びその製造方法 |
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US6144051A (en) * | 1997-05-30 | 2000-11-07 | Nec Corporation | Semiconductor device having a metal-insulator-metal capacitor |
JP2010515173A (ja) * | 2007-01-01 | 2010-05-06 | サンディスク コーポレイション | 自己バイアス容量フィードバック段を使用するアナログ電圧の生成 |
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- 1990-10-23 KR KR1019900016986A patent/KR910008866A/ko not_active Application Discontinuation
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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US6144051A (en) * | 1997-05-30 | 2000-11-07 | Nec Corporation | Semiconductor device having a metal-insulator-metal capacitor |
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