JPH03135071A - Thin film transistor and manufacture thereof - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリ機能を有する薄膜トランジスタ及びそ
の製造方法に係り、特に、同一基板上にメモリ用の薄膜
トランジスタとスイッチング用の薄膜トランジスタとを
共に形成する場合における薄膜トランジスタの構造及び
その製造方法に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a thin film transistor having a memory function and a method for manufacturing the same, and particularly relates to a thin film transistor for memory and a thin film transistor for switching formed on the same substrate. The present invention relates to a structure of a thin film transistor and a manufacturing method thereof.
従来、同一基板上に、メモリ用の複数の薄膜トランジス
タと、これらを選択するだめのスイッチング用の複数の
薄膜トランジスタとを形成し、これらの薄膜トランジス
タのゲート絶縁膜をシリコン窒化膜（ＳｉＮ膜）と高誘
電体層とを含む多層構造としたものが提案されている。Conventionally, a plurality of thin film transistors for memory and a plurality of thin film transistors for switching between these thin film transistors are formed on the same substrate, and the gate insulating film of these thin film transistors is made of a silicon nitride film (SiN film) and a high dielectric film. A multilayer structure including a body layer has been proposed.
このような薄膜トランジスタの製造方法を、第２図に基
づき説明する。A method for manufacturing such a thin film transistor will be explained based on FIG. 2.
まず、第２図（ａ）に示すように、ガラス等でできた絶
縁性の基板１上における、メモリ領域Ａ内のメモリ用薄
膜トランジスタの形成領域と、回路領域Ｂ内のスイッチ
ング用薄膜トランジスタの形成領域とに、クロム等の金
属からなるゲート電極２をパターン形成する。続いて、
ゲート電極２上を覆って酸化タンクル（Ｔａ２’ｓ）等
の高誘電体層３を堆積させ、更にその上の全面に、シリ
コンと窒素の組成比（Ｓｉ／Ｎ）が０．７５程度の第１
のシリコン窒化膜４を堆積させる。First, as shown in FIG. 2(a), on an insulating substrate 1 made of glass or the like, a memory thin film transistor is formed in a memory area A, and a switching thin film transistor is formed in a circuit area B. Then, a gate electrode 2 made of metal such as chromium is patterned. continue,
A high dielectric constant layer 3 such as an oxide tank (Ta2's) is deposited to cover the gate electrode 2, and a layer 3 having a silicon to nitrogen composition ratio (Si/N) of about 0.75 is further deposited on the entire surface thereof. 1
A silicon nitride film 4 is deposited.
次に、第２図（ｂ）に示すように、四弗化炭素（ＣＦ、
）系のガスを用いて第１のシリコン窒化膜４に対し選択
的にドライエツチングを施すことにより、メモリ領域Ａ
内のシリコン窒化膜を除去して、その下の高誘電体Ｎ３
の上面を露出させる。Next, as shown in Figure 2(b), carbon tetrafluoride (CF),
) by selectively performing dry etching on the first silicon nitride film 4 using a system gas.
The silicon nitride film inside is removed and the high dielectric N3 underneath is removed.
expose the top surface.
その後、第２図（Ｃ）に示すように、メモリ領域Ａ内の
高誘電体Ｎ３上と、回路領域Ｂ内の第１のシリコン窒化
膜４上の全面を覆って、シリコンと窒素の組成比（Ｓｉ
／Ｎ）が０．８５〜１，１程度の第２のシリコン窒化膜
５を薄く堆積させる。続いて、第２のシリコン窒化膜５
上のゲート電極２と対向する位置に、アモルファスシリ
コン（ａ−５ｉ）半導体層６と、その上の両側にオーミ
ックコンタクト用の高不純’１１７１１度アモルファス
シリコン（ｎ ” −ａ−５ｉ）半導体Ｎ７を介してク
ロム等のソース及びドレイン電極８をそれぞれパターン
形成する。Thereafter, as shown in FIG. 2(C), the entire surface of the high dielectric material N3 in the memory area A and the first silicon nitride film 4 in the circuit area B is covered with a silicon-to-nitrogen composition ratio. (Si
A second silicon nitride film 5 having a ratio of about 0.85 to 1.1 (N) is deposited thinly. Subsequently, the second silicon nitride film 5
An amorphous silicon (a-5i) semiconductor layer 6 is formed at a position facing the upper gate electrode 2, and a highly impurity '11711 degree amorphous silicon (n''-a-5i) semiconductor layer N7 for ohmic contact is formed on both sides of the amorphous silicon (a-5i) semiconductor layer 6. A source electrode 8 and a drain electrode 8 made of chromium or the like are respectively patterned through the substrate.
最後に、第２図（ｄ）に示すように、メモリ領域Ａ及び
回路領域Ｂの全面を、保護絶縁膜９で覆う。Finally, as shown in FIG. 2(d), the entire surface of the memory area A and the circuit area B is covered with a protective insulating film 9.
以上の工程により、メモリ領域Ａには、高誘電体層・３
及び第２のシリコン窒化膜５からなる多層構造のゲート
絶縁膜を備えたメモリ用の薄膜トランジスタＴ、が形成
され、一方、回路領域Ｂには、高誘電体層３、第１のシ
リコン窒化膜４及び第２のシリコン窒化膜５からなる多
層構造のゲート絶縁膜を備えたスイッチング用の薄膜ト
ランジスタＴ２が形成される。上記メモリ用の薄膜トラ
ンジスタＴ１においては、高誘電体層３でゲート絶縁膜
としての誘電率を確保すると共に、シリコンと窒素の組
成比が０．８５〜１．１程度である第２のシリコン窒化
膜５により電荷蓄積機能が得られ、これによりメモリ特
性を得ている。また、上記スイッチング用の薄膜トラン
ジスタＴ２においては、高誘電体層３でゲート絶縁膜と
しての誘電率を確保すると共に、シリコンと窒素の組成
比が０．７５程度である第１のシリコン窒化膜４により
通常のスイッチング用薄膜トランジスタのゲート絶縁膜
特性を得ている。なお、第２のシリコン窒化膜５がスイ
ッチング用の薄膜トランジスタＴ２にも存在するが、こ
れよりも第１のシリコン窒化膜４の方が十分に厚いので
、特性上何ら問題はない。Through the above steps, the high dielectric layer 3 is formed in the memory area A.
and a second silicon nitride film 5 , a memory thin film transistor T is formed, which has a gate insulating film with a multilayer structure consisting of a high dielectric layer 3 , a first silicon nitride film 4 A switching thin film transistor T2 having a multilayered gate insulating film made of the second silicon nitride film 5 is formed. In the memory thin film transistor T1, the high dielectric layer 3 ensures a dielectric constant as a gate insulating film, and the second silicon nitride film has a silicon to nitrogen composition ratio of about 0.85 to 1.1. 5 provides a charge storage function, thereby providing memory characteristics. In addition, in the switching thin film transistor T2, the high dielectric layer 3 ensures a dielectric constant as a gate insulating film, and the first silicon nitride film 4 having a silicon to nitrogen composition ratio of about 0.75 The gate insulating film characteristics of normal switching thin film transistors have been obtained. Although the second silicon nitride film 5 is also present in the switching thin film transistor T2, the first silicon nitride film 4 is sufficiently thicker than this, so there is no problem in terms of characteristics.
上記従来の薄膜トランジスタでは、第２図（ｂ）に示し
た第１のシリコン窒化膜４の選択エンチングの際、メモ
リ領域へにおける第１のシリコン窒化膜４と、その下の
高誘電体層３との間で十分なエンチング選択化が得られ
ない。そのため、エツチングの制御性が悪くなり、高誘
電体層３に損傷を与えることなくシリコン窒化膜４を完
全に除去することが非常に困難であるという問題があっ
た。In the conventional thin film transistor described above, when selectively etching the first silicon nitride film 4 shown in FIG. 2(b), the first silicon nitride film 4 in the memory area and the high dielectric layer 3 thereunder Sufficient enching selectivity cannot be obtained between. Therefore, there is a problem in that the etching controllability deteriorates and it is extremely difficult to completely remove the silicon nitride film 4 without damaging the high dielectric layer 3.
本発明は、上記従来の問題点に鑑みてなされたものであ
り、その目的は、高誘電体層上のシリコン窒化膜を制御
性良く容易にエツチングすることのできる薄膜トランジ
スタ及びその製造方法を提供することにある。The present invention has been made in view of the above-mentioned conventional problems, and its purpose is to provide a thin film transistor and a method for manufacturing the same, in which a silicon nitride film on a high dielectric constant layer can be easily etched with good control. There is a particular thing.
本発明の薄膜トランジスタは、少なくとも高誘電体層と
シリコン窒化膜とを含む多層構造のゲート絶縁膜を備え
た薄膜トランジスタにおいて、前記高誘電体層と前記シ
リコン窒化膜との間に、シリコン窒化膜よりも十分に小
さなエツチング速度の得られるアルミナ（ＡＩ□０３）
等の絶縁膜を介在させたことを特徴とするものである。The thin film transistor of the present invention is provided with a gate insulating film having a multilayer structure including at least a high dielectric constant layer and a silicon nitride film. Alumina (AI□03) that provides a sufficiently low etching speed
It is characterized by interposing an insulating film such as.
また、本発明の薄膜トランジスタの製造方法は、メモリ
用の薄膜トランジスタとスイッチング用の薄膜トランジ
スタとを同一の絶縁性基板上に形成する薄膜トランジス
タの製造方法において、前記基板上における前記メモリ
用及び前記スイッチング用の各薄膜トランジスタの形成
領域にゲート電極をパターン形成する工程と、該ゲート
電極を覆って高誘電体層を堆積させる工程と、咳高誘電
体層上の全面に、シリコン窒化膜よりも十分に小さなエ
ツチング速度の得られるアルミナ（ＡＩｚＯ：＋）等の
絶縁膜を堆積させる工程と、該絶縁膜上の全面に第１の
シリコン窒化膜を堆積させる工程と、該第１のシリコン
窒化膜に選択的にエツチングを施して、前記メモリ用薄
膜トランジスタの形成領域における前記絶縁膜上から第
１のシリコン窒化膜を除去する工程と、前記メモリ用薄
膜トランジスタの形成領域における前記絶縁膜上及び前
記スイッチング用薄膜トランジスタの形成領域における
前記第１のシリコン窒化膜上を覆って第２のシリコン窒
化膜を堆積させる工程と、前記メモリ用及び前記スイッ
チング用の各薄膜トランジスタ形成領域における前記第
２のシリコン窒化膜上に半導体層並びにソース及びドレ
イン電極を順次パターン形成する工程とを備えたことを
特徴とするものである。Further, in the method for manufacturing a thin film transistor of the present invention, in the method for manufacturing a thin film transistor in which a thin film transistor for memory and a thin film transistor for switching are formed on the same insulating substrate, each of the thin film transistors for memory and the switching thin film transistor on the substrate is provided. A step of patterning a gate electrode in the formation region of a thin film transistor, a step of depositing a high dielectric layer covering the gate electrode, and etching the entire surface of the high dielectric layer at a sufficiently lower etching rate than a silicon nitride film. a step of depositing an insulating film such as alumina (AIzO:+) obtained from the above process, a step of depositing a first silicon nitride film on the entire surface of the insulating film, and a step of selectively etching the first silicon nitride film. removing a first silicon nitride film from above the insulating film in the memory thin film transistor formation region, and removing the first silicon nitride film from above the insulating film in the memory thin film transistor formation region and from the switching thin film transistor formation region. depositing a second silicon nitride film covering the first silicon nitride film, and depositing a semiconductor layer and a source and a source on the second silicon nitride film in each of the memory and switching thin film transistor formation regions. The method is characterized by comprising a step of sequentially patterning drain electrodes.
高誘電体層上に、シリコン窒化膜よりも十分に小さなエ
ツチング速度の得られるアルミナ（Ａｌ□０３）等の絶
縁膜を有しているので、この絶縁膜上のシリコン窒化膜
（第１のシリコン窒化膜）をエツチング除去する場合、
上記の絶縁膜とシリコン窒化膜との間で大きなエツチン
グ選択比が得られる。On the high dielectric layer, there is an insulating film made of alumina (Al□03), which has a sufficiently lower etching rate than the silicon nitride film, so the silicon nitride film (the first silicon When removing the nitride film by etching,
A large etching selectivity can be obtained between the above insulating film and the silicon nitride film.
よって、エツチングの制御性を高めることができ、高誘
電体層に損傷を与えることなくシリコン窒化膜を容易に
除去することが可能になる。Therefore, etching controllability can be improved, and the silicon nitride film can be easily removed without damaging the high dielectric layer.
以下、本発明の実施例について、図面を参照しなから説
明する。Embodiments of the present invention will be described below with reference to the drawings.
第１図は、本発明の一実施例を示す製造工程図である。FIG. 1 is a manufacturing process diagram showing an embodiment of the present invention.
本実施例では、まず第１図（ａ）に示すように、ガラス
等でできた絶縁性の基板１上における、メモリ領域Ａ内
のメモリ用薄膜トランジスタの形成領域と、回路領域Ｂ
内のスイッチング用薄膜トランジスタの形成領域とに、
クロム等の金属からなるゲート電極２をパターン形成す
る。次に、ゲート電極２上を覆って酸化タンタル（Ｔａ
ｇ’ｓ）等の高誘電体層３を３０００人程度０厚さに堆
積させ、続いてその上の全面に、アルミナ（Ａｈ０３）
層１０を反応性スパッタリング若しくはＲＦスパッタリ
ング等によって膜厚１００人〜２００人程形成薄く堆積
させ、更にその上の全面に、シリコンと窒素の組成比（
Ｓｉ／Ｎ）が０．７５程度の第１のシリコン窒化膜４を
堆積させる。In this embodiment, first, as shown in FIG. 1(a), on an insulating substrate 1 made of glass or the like, a memory thin film transistor formation area in a memory area A and a circuit area B are formed.
In the formation area of the switching thin film transistor in
A gate electrode 2 made of metal such as chromium is patterned. Next, the gate electrode 2 is covered with tantalum oxide (Ta).
A high dielectric layer 3 such as G's) is deposited to a thickness of about 3,000 layers, and then alumina (Ah03) is deposited on the entire surface.
The layer 10 is deposited to a thin film thickness of about 100 to 200 layers by reactive sputtering or RF sputtering, and then the composition ratio of silicon to nitrogen (
A first silicon nitride film 4 having a Si/N ratio of about 0.75 is deposited.
次に、第１図（ｂ）に示すように、四弗化炭素（ＣＦ、
）系のガスを用いて第１のシリコン窒化膜４に対し選択
的にドライエツチングを施すことにより、メモリ領域Ａ
内のシリコン窒化膜を除去して、その下のアルミナ層１
０の上面を露出させる。Next, as shown in FIG. 1(b), carbon tetrafluoride (CF),
) by selectively performing dry etching on the first silicon nitride film 4 using a system gas.
The silicon nitride film inside is removed and the alumina layer 1 underneath is removed.
Expose the top surface of 0.
その後、第１図（Ｃ）に示すように、メモリ領域Ａ内の
アルミナ層１０上と、回路領域Ｂ内の第１のシリコン窒
化膜４上の全面を覆って、シリコンと窒素の組成比（Ｓ
ｔ／Ｎ）が０．８５〜１．工程度の第２のシリコン窒化
膜５を薄く堆積させる。続いて、第２のシリコン窒化膜
５上におけるゲート電極２と対向する位置に、従来と同
様にして、アモルファスシリコン（ａ−５ｔ）半導体層
６と、その上の両側にオーミックコンタクト用の高不純
物濃度アモルファスシリコン（ｎ ” −ａ−５ｉ）半
導体層７を介してクロム等のソース及びドレイン電極８
をそれぞれパターン形成する。Thereafter, as shown in FIG. 1C, the entire surface of the alumina layer 10 in the memory area A and the first silicon nitride film 4 in the circuit area B is covered so that the composition ratio of silicon to nitrogen is S
t/N) is 0.85 to 1. A thin second silicon nitride film 5 is deposited in the process. Subsequently, an amorphous silicon (a-5t) semiconductor layer 6 is formed on the second silicon nitride film 5 at a position facing the gate electrode 2 in the same manner as in the conventional method, and a high impurity layer for ohmic contact is formed on both sides of the amorphous silicon (a-5t) semiconductor layer 6. A source and drain electrode 8 made of chromium or the like is formed through a concentrated amorphous silicon (n''-a-5i) semiconductor layer 7.
Form each pattern.
最後に、第１図（ロ）に示すように、メモリ領域Ａ及び
回路領域Ｂの全面を、保護絶縁膜９で覆う。Finally, as shown in FIG. 1(b), the entire surface of the memory area A and circuit area B is covered with a protective insulating film 9.
以上の工程により、メモリ領域Ａには、高誘電体層３、
アルミナ層１０及び第２のシリコン窒化膜５からなる多
層構造のゲート絶縁膜を備えたメモリ用の薄膜トランジ
スタＴｌ＋が形成され、一方、回路領域Ｂには、高誘電
体層３、アルミナ層１０、第１のシリコン窒化膜４及び
第２のシリコン窒化膜５からなる多層構造のゲート絶縁
膜を備えたスイッチング用の薄膜トランジスタＴ１□が
形成される。Through the above steps, in the memory area A, the high dielectric layer 3,
A thin film transistor Tl+ for memory is formed with a gate insulating film having a multilayer structure consisting of an alumina layer 10 and a second silicon nitride film 5. On the other hand, in circuit region B, a high dielectric layer 3, an alumina layer 10, a A switching thin film transistor T1□ is formed which includes a gate insulating film having a multilayer structure including one silicon nitride film 4 and a second silicon nitride film 5.
本実施例によれば、第１図（ａ）に示したように高誘電
体層３上にアルミナ層１０を介して第１のシリコン窒化
膜４を成膜させるようにしたので、その後における第１
のシリコン窒化膜４の選択エツチングの制御性を著しく
高めることができる。すなわち、第１図Φ）に示したよ
うに第１のシリコン窒化膜４に対し四弗化炭素（ＣＦ４
）系のガスを用いてドライエツチングを施した場合、第
１のシリコン窒化膜４では１５００人／ｗｉｎ以上の大
きなエツチング速度が得られるのに対し、その下のアル
ミナ層１０では１００人／ｍｉｎ以下の小さなエツチン
グ速度しか得られない。従って、第１のシリコン窒化膜
４とアルミナ層１０との間には、１５対１以上の大きな
エツチング選択比が得られることになるため、エツチン
グの制御性を一段と向上させることができる。例えば、
第１のシリコン窒化膜４をエツチングする際に数十％の
オーバーエツチングをかけることができ、このようにす
ることにより、高誘電体層３に全く損傷を与えることな
く、第１のシリコン窒化膜４を完全に除去することがで
きる。According to this embodiment, the first silicon nitride film 4 is formed on the high dielectric constant layer 3 via the alumina layer 10 as shown in FIG. 1
The controllability of selective etching of the silicon nitride film 4 can be significantly improved. That is, as shown in FIG. 1Φ), carbon tetrafluoride (CF4) is applied to the first silicon nitride film 4.
) system gas, the first silicon nitride film 4 can be etched at a high etching rate of 1,500 etchings/win or more, whereas the alumina layer 10 below it has an etching rate of less than 100 etchings/min. Only a small etching speed of Therefore, a large etching selection ratio of 15:1 or more is obtained between the first silicon nitride film 4 and the alumina layer 10, so that the etching controllability can be further improved. for example,
When etching the first silicon nitride film 4, it is possible to over-etch by several tens of percent, and by doing so, the first silicon nitride film 4 can be etched without damaging the high dielectric layer 3 at all. 4 can be completely removed.
また、上記薄膜トランジスタＴ８、Ｔ１□のゲート絶縁
膜は、どちらも、第２図（イ）に示した従来の薄膜トラ
ンジスタＴＩ、Ｔ２における高誘電体層３と第１若しく
は第２のシリコン窒化膜４．５との間にアルミナ層１０
を介在させた構造を備えているが、アルミナ層１０の誘
電率がシリコン窒化膜の誘電率に非常に近く、しかもア
ルミナ層１０の膜厚が１００人〜２００人程形成非常に
薄いので、アルミナ層１０の存在が各ゲート絶縁膜の特
性に影響を及ぼすことはなく、従来と同様にメモリ用及
びスイッチング用に適した特性を得ることができる。Further, the gate insulating films of the thin film transistors T8 and T1□ are both the high dielectric layer 3 and the first or second silicon nitride film 4 in the conventional thin film transistors TI and T2 shown in FIG. 2(A). 5 and an alumina layer 10 between
However, the dielectric constant of the alumina layer 10 is very close to that of the silicon nitride film, and the thickness of the alumina layer 10 is very thin, about 100 to 200 μm. The existence of the layer 10 does not affect the characteristics of each gate insulating film, and characteristics suitable for memory and switching can be obtained as in the conventional case.
なお、高誘電体層３、第１及び第２のシリコン窒化膜４
．５、アルミナＩＪ１０等の各膜厚は、上記実施例のも
のに限定されることはなく、所望のゲート絶縁膜特性に
応じて適宜設定することができる。Note that the high dielectric layer 3, the first and second silicon nitride films 4
．． 5. The thickness of each film of alumina IJ10, etc. is not limited to that of the above embodiment, and can be appropriately set according to desired gate insulating film characteristics.
また、シリコン窒化膜の選択エツチングの際にシリコン
窒化膜よりも十分に小さなエツチング速度の得られる絶
縁膜であって、誘電率がシリコン窒化膜に近いものであ
れば、アルミナ層１０の代わりに使用することができる
。Furthermore, when selectively etching the silicon nitride film, an insulating film that can obtain an etching rate sufficiently lower than that of the silicon nitride film and has a dielectric constant close to that of the silicon nitride film can be used in place of the alumina layer 10. can do.
本発明によれば、シリコン窒化膜を選択エツチングする
際、その下に設けられたアルミナ等の絶縁膜との間で大
きなエツチング選択比が得られるので、エツチングの制
御性を著しく高めることができ、高誘電体層に損傷を与
えることなくシリコン窒化膜を容易に除去することがで
きる。According to the present invention, when selectively etching a silicon nitride film, a large etching selectivity can be obtained between the silicon nitride film and the insulating film such as alumina provided below, so that the controllability of etching can be significantly improved. The silicon nitride film can be easily removed without damaging the high dielectric constant layer.
第１図（ａ）〜（ｄ）は本発明の薄膜トランジスタの製
造方法の一実施例を示す製造工程図、
第２［１（ａ）〜（ｄ）は従来の薄膜トランジスタの製
造方法を示す製造工程図である。
１・・・基板、
２・・・ゲート電極、
３・・・高誘電体層、
４・・・第１のシリコン窒化膜、
５・・・第２のシリコン窒化膜、
６・・・ａ−５ｉ半導体層、
７・・・ｎ”−ａ−５ｉ半導体層、
８・・・ソース・ドレイン電極、
９・・・保護絶縁膜、
１０・・・アルミナ層、
Ｔ１１・・・メモリ用１１１９）ランジスタ、ＴＩ２・
・・スイッチング用薄膜トランジスタ。1(a) to (d) are manufacturing process diagrams showing an embodiment of the method for manufacturing a thin film transistor of the present invention; FIG. 2(a) to (d) are manufacturing process diagrams showing a conventional method for manufacturing a thin film transistor. It is a diagram. DESCRIPTION OF SYMBOLS 1... Substrate, 2... Gate electrode, 3... High dielectric layer, 4... First silicon nitride film, 5... Second silicon nitride film, 6... a- 5i semiconductor layer, 7...n"-a-5i semiconductor layer, 8...source/drain electrode, 9...protective insulating film, 10...alumina layer, T11...1119) transistor for memory , TI2・
... Thin film transistor for switching.
Claims (1)
層構造のゲート絶縁膜を備えた薄膜トランジスタにおい
て、 前記高誘電体層と前記シリコン窒化膜との間に、シリコ
ン窒化膜よりも十分に小さなエッチング速度の得られる
絶縁膜を介在させたことを特徴とする薄膜トランジスタ
。 ２）メモリ用の薄膜トランジスタと、スイッチング用の
薄膜トランジスタとを同一の絶縁性基板上に形成する薄
膜トランジスタの製造方法において、前記基板上におけ
る前記メモリ用及び前記スイッチング用の各薄膜トラン
ジスタの形成領域にゲート電極をパターン形成する工程
と、 該ゲート電極を覆って高誘電体層を堆積させる工程と、 該高誘電体層上の全面に、シリコン窒化膜よりも十分に
小さなエッチング速度の得られる絶縁膜を堆積させる工
程と、 該絶縁膜上の全面に第１のシリコン窒化膜を堆積させる
工程と、 該第１のシリコン窒化膜に選択的にエッチングを施して
、前記メモリ用薄膜トランジスタの形成領域における前
記絶縁膜上から第１のシリコン窒化膜を除去する工程と
、 前記メモリ用薄膜トランジスタの形成領域における前記
絶縁膜上及び前記スイッチング用薄膜トランジスタの形
成領域における前記第１のシリコン窒化膜上を覆って第
２のシリコン窒化膜を堆積させる工程と、 前記メモリ用及び前記スイッチング用の各薄膜トランジ
スタ形成領域における前記第２のシリコン窒化膜上に半
導体層並びにソース及びドレイン電極を順次パターン形
成する工程とを備えたことを特徴とする薄膜トランジス
タの製造方法。[Scope of Claims] 1) A thin film transistor including a gate insulating film having a multilayer structure including at least a high dielectric constant layer and a silicon nitride film, wherein a silicon nitride film is provided between the high dielectric constant layer and the silicon nitride film. A thin film transistor characterized by interposing an insulating film which can obtain an etching rate sufficiently lower than that of the thin film transistor. 2) In a method for manufacturing a thin film transistor in which a thin film transistor for memory and a thin film transistor for switching are formed on the same insulating substrate, a gate electrode is provided in a region where each of the thin film transistors for memory and switching is formed on the substrate. a step of patterning, a step of depositing a high dielectric layer covering the gate electrode, and a step of depositing an insulating film having a sufficiently lower etching rate than a silicon nitride film over the entire surface of the high dielectric layer. a step of depositing a first silicon nitride film on the entire surface of the insulating film; and selectively etching the first silicon nitride film so as to deposit a first silicon nitride film on the entire surface of the insulating film in the formation region of the memory thin film transistor. removing a first silicon nitride film from the substrate; and removing a second silicon nitride film covering the insulating film in the memory thin film transistor formation region and the first silicon nitride film in the switching thin film transistor formation region. The method is characterized by comprising a step of depositing a film, and a step of sequentially patterning a semiconductor layer and source and drain electrodes on the second silicon nitride film in each of the memory and switching thin film transistor formation regions. A method for manufacturing thin film transistors.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1271480A JPH03135071A (en) | 1989-10-20 | 1989-10-20 | Thin film transistor and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1271480A JPH03135071A (en) | 1989-10-20 | 1989-10-20 | Thin film transistor and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03135071A true JPH03135071A (en) | 1991-06-10 |
Family
ID=17500632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1271480A Pending JPH03135071A (en) | 1989-10-20 | 1989-10-20 | Thin film transistor and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03135071A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06230417A (en) * | 1992-11-06 | 1994-08-19 | Matsushita Electric Ind Co Ltd | Image display device and its production |
-
1989
- 1989-10-20 JP JP1271480A patent/JPH03135071A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06230417A (en) * | 1992-11-06 | 1994-08-19 | Matsushita Electric Ind Co Ltd | Image display device and its production |
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