JPH03135071A - 薄膜トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリ機能を有する薄膜トランジスタ及びそ
の製造方法に係り、特に、同一基板上にメモリ用の薄膜
トランジスタとスイッチング用の薄膜トランジスタとを
共に形成する場合における薄膜トランジスタの構造及び
その製造方法に関する。

〔従来の技術〕

従来、同一基板上に、メモリ用の複数の薄膜トランジス
タと、これらを選択するだめのスイッチング用の複数の
薄膜トランジスタとを形成し、これらの薄膜トランジス
タのゲート絶縁膜をシリコン窒化膜（ＳｉＮ膜）と高誘
電体層とを含む多層構造としたものが提案されている。

このような薄膜トランジスタの製造方法を、第２図に基
づき説明する。

まず、第２図（ａ）に示すように、ガラス等でできた絶
縁性の基板１上における、メモリ領域Ａ内のメモリ用薄
膜トランジスタの形成領域と、回路領域Ｂ内のスイッチ
ング用薄膜トランジスタの形成領域とに、クロム等の金
属からなるゲート電極２をパターン形成する。続いて、
ゲート電極２上を覆って酸化タンクル（Ｔａ２’ｓ）等
の高誘電体層３を堆積させ、更にその上の全面に、シリ
コンと窒素の組成比（Ｓｉ／Ｎ）が０．７５程度の第１
のシリコン窒化膜４を堆積させる。

次に、第２図（ｂ）に示すように、四弗化炭素（ＣＦ、
）系のガスを用いて第１のシリコン窒化膜４に対し選択
的にドライエツチングを施すことにより、メモリ領域Ａ
内のシリコン窒化膜を除去して、その下の高誘電体Ｎ３
の上面を露出させる。

その後、第２図（Ｃ）に示すように、メモリ領域Ａ内の
高誘電体Ｎ３上と、回路領域Ｂ内の第１のシリコン窒化
膜４上の全面を覆って、シリコンと窒素の組成比（Ｓｉ
／Ｎ）が０．８５〜１，１程度の第２のシリコン窒化膜
５を薄く堆積させる。続いて、第２のシリコン窒化膜５
上のゲート電極２と対向する位置に、アモルファスシリ
コン（ａ−５ｉ）半導体層６と、その上の両側にオーミ
ックコンタクト用の高不純’１１７１１度アモルファス
シリコン（ｎ　”　−ａ−５ｉ）半導体Ｎ７を介してク
ロム等のソース及びドレイン電極８をそれぞれパターン
形成する。

最後に、第２図（ｄ）に示すように、メモリ領域Ａ及び
回路領域Ｂの全面を、保護絶縁膜９で覆う。

以上の工程により、メモリ領域Ａには、高誘電体層・３
及び第２のシリコン窒化膜５からなる多層構造のゲート
絶縁膜を備えたメモリ用の薄膜トランジスタＴ、が形成
され、一方、回路領域Ｂには、高誘電体層３、第１のシ
リコン窒化膜４及び第２のシリコン窒化膜５からなる多
層構造のゲート絶縁膜を備えたスイッチング用の薄膜ト
ランジスタＴ２が形成される。上記メモリ用の薄膜トラ
ンジスタＴ１においては、高誘電体層３でゲート絶縁膜
としての誘電率を確保すると共に、シリコンと窒素の組
成比が０．８５〜１．１程度である第２のシリコン窒化
膜５により電荷蓄積機能が得られ、これによりメモリ特
性を得ている。また、上記スイッチング用の薄膜トラン
ジスタＴ２においては、高誘電体層３でゲート絶縁膜と
しての誘電率を確保すると共に、シリコンと窒素の組成
比が０．７５程度である第１のシリコン窒化膜４により
通常のスイッチング用薄膜トランジスタのゲート絶縁膜
特性を得ている。なお、第２のシリコン窒化膜５がスイ
ッチング用の薄膜トランジスタＴ２にも存在するが、こ
れよりも第１のシリコン窒化膜４の方が十分に厚いので
、特性上何ら問題はない。

〔発明が解決しようとする課題〕

上記従来の薄膜トランジスタでは、第２図（ｂ）に示し
た第１のシリコン窒化膜４の選択エンチングの際、メモ
リ領域へにおける第１のシリコン窒化膜４と、その下の
高誘電体層３との間で十分なエンチング選択化が得られ
ない。そのため、エツチングの制御性が悪くなり、高誘
電体層３に損傷を与えることなくシリコン窒化膜４を完
全に除去することが非常に困難であるという問題があっ
た。

本発明は、上記従来の問題点に鑑みてなされたものであ
り、その目的は、高誘電体層上のシリコン窒化膜を制御
性良く容易にエツチングすることのできる薄膜トランジ
スタ及びその製造方法を提供することにある。

〔課題を解決するための手段〕

本発明の薄膜トランジスタは、少なくとも高誘電体層と
シリコン窒化膜とを含む多層構造のゲート絶縁膜を備え
た薄膜トランジスタにおいて、前記高誘電体層と前記シ
リコン窒化膜との間に、シリコン窒化膜よりも十分に小
さなエツチング速度の得られるアルミナ（ＡＩ□０３）
等の絶縁膜を介在させたことを特徴とするものである。

また、本発明の薄膜トランジスタの製造方法は、メモリ
用の薄膜トランジスタとスイッチング用の薄膜トランジ
スタとを同一の絶縁性基板上に形成する薄膜トランジス
タの製造方法において、前記基板上における前記メモリ
用及び前記スイッチング用の各薄膜トランジスタの形成
領域にゲート電極をパターン形成する工程と、該ゲート
電極を覆って高誘電体層を堆積させる工程と、咳高誘電
体層上の全面に、シリコン窒化膜よりも十分に小さなエ
ツチング速度の得られるアルミナ（ＡＩｚＯ：＋）等の
絶縁膜を堆積させる工程と、該絶縁膜上の全面に第１の
シリコン窒化膜を堆積させる工程と、該第１のシリコン
窒化膜に選択的にエツチングを施して、前記メモリ用薄
膜トランジスタの形成領域における前記絶縁膜上から第
１のシリコン窒化膜を除去する工程と、前記メモリ用薄
膜トランジスタの形成領域における前記絶縁膜上及び前
記スイッチング用薄膜トランジスタの形成領域における
前記第１のシリコン窒化膜上を覆って第２のシリコン窒
化膜を堆積させる工程と、前記メモリ用及び前記スイッ
チング用の各薄膜トランジスタ形成領域における前記第
２のシリコン窒化膜上に半導体層並びにソース及びドレ
イン電極を順次パターン形成する工程とを備えたことを
特徴とするものである。

〔作　　　用〕

高誘電体層上に、シリコン窒化膜よりも十分に小さなエ
ツチング速度の得られるアルミナ（Ａｌ□０３）等の絶
縁膜を有しているので、この絶縁膜上のシリコン窒化膜
（第１のシリコン窒化膜）をエツチング除去する場合、
上記の絶縁膜とシリコン窒化膜との間で大きなエツチン
グ選択比が得られる。

よって、エツチングの制御性を高めることができ、高誘
電体層に損傷を与えることなくシリコン窒化膜を容易に
除去することが可能になる。

〔実　　施　　例〕

以下、本発明の実施例について、図面を参照しなから説
明する。

第１図は、本発明の一実施例を示す製造工程図である。

本実施例では、まず第１図（ａ）に示すように、ガラス
等でできた絶縁性の基板１上における、メモリ領域Ａ内
のメモリ用薄膜トランジスタの形成領域と、回路領域Ｂ
内のスイッチング用薄膜トランジスタの形成領域とに、
クロム等の金属からなるゲート電極２をパターン形成す
る。次に、ゲート電極２上を覆って酸化タンタル（Ｔａ
ｇ’ｓ）等の高誘電体層３を３０００人程度０厚さに堆
積させ、続いてその上の全面に、アルミナ（Ａｈ０３）
層１０を反応性スパッタリング若しくはＲＦスパッタリ
ング等によって膜厚１００人〜２００人程形成薄く堆積
させ、更にその上の全面に、シリコンと窒素の組成比（
Ｓｉ／Ｎ）が０．７５程度の第１のシリコン窒化膜４を
堆積させる。

次に、第１図（ｂ）に示すように、四弗化炭素（ＣＦ、
）系のガスを用いて第１のシリコン窒化膜４に対し選択
的にドライエツチングを施すことにより、メモリ領域Ａ
内のシリコン窒化膜を除去して、その下のアルミナ層１
０の上面を露出させる。

その後、第１図（Ｃ）に示すように、メモリ領域Ａ内の
アルミナ層１０上と、回路領域Ｂ内の第１のシリコン窒
化膜４上の全面を覆って、シリコンと窒素の組成比（Ｓ
ｔ／Ｎ）が０．８５〜１．工程度の第２のシリコン窒化
膜５を薄く堆積させる。続いて、第２のシリコン窒化膜
５上におけるゲート電極２と対向する位置に、従来と同
様にして、アモルファスシリコン（ａ−５ｔ）半導体層
６と、その上の両側にオーミックコンタクト用の高不純
物濃度アモルファスシリコン（ｎ　”　−ａ−５ｉ）半
導体層７を介してクロム等のソース及びドレイン電極８
をそれぞれパターン形成する。

最後に、第１図（ロ）に示すように、メモリ領域Ａ及び
回路領域Ｂの全面を、保護絶縁膜９で覆う。

以上の工程により、メモリ領域Ａには、高誘電体層３、
アルミナ層１０及び第２のシリコン窒化膜５からなる多
層構造のゲート絶縁膜を備えたメモリ用の薄膜トランジ
スタＴｌ＋が形成され、一方、回路領域Ｂには、高誘電
体層３、アルミナ層１０、第１のシリコン窒化膜４及び
第２のシリコン窒化膜５からなる多層構造のゲート絶縁
膜を備えたスイッチング用の薄膜トランジスタＴ１□が
形成される。

本実施例によれば、第１図（ａ）に示したように高誘電
体層３上にアルミナ層１０を介して第１のシリコン窒化
膜４を成膜させるようにしたので、その後における第１
のシリコン窒化膜４の選択エツチングの制御性を著しく
高めることができる。すなわち、第１図Φ）に示したよ
うに第１のシリコン窒化膜４に対し四弗化炭素（ＣＦ４
）系のガスを用いてドライエツチングを施した場合、第
１のシリコン窒化膜４では１５００人／ｗｉｎ以上の大
きなエツチング速度が得られるのに対し、その下のアル
ミナ層１０では１００人／ｍｉｎ以下の小さなエツチン
グ速度しか得られない。従って、第１のシリコン窒化膜
４とアルミナ層１０との間には、１５対１以上の大きな
エツチング選択比が得られることになるため、エツチン
グの制御性を一段と向上させることができる。例えば、
第１のシリコン窒化膜４をエツチングする際に数十％の
オーバーエツチングをかけることができ、このようにす
ることにより、高誘電体層３に全く損傷を与えることな
く、第１のシリコン窒化膜４を完全に除去することがで
きる。

また、上記薄膜トランジスタＴ８、Ｔ１□のゲート絶縁
膜は、どちらも、第２図（イ）に示した従来の薄膜トラ
ンジスタＴＩ、Ｔ２における高誘電体層３と第１若しく
は第２のシリコン窒化膜４．５との間にアルミナ層１０
を介在させた構造を備えているが、アルミナ層１０の誘
電率がシリコン窒化膜の誘電率に非常に近く、しかもア
ルミナ層１０の膜厚が１００人〜２００人程形成非常に
薄いので、アルミナ層１０の存在が各ゲート絶縁膜の特
性に影響を及ぼすことはなく、従来と同様にメモリ用及
びスイッチング用に適した特性を得ることができる。

なお、高誘電体層３、第１及び第２のシリコン窒化膜４
．５、アルミナＩＪ１０等の各膜厚は、上記実施例のも
のに限定されることはなく、所望のゲート絶縁膜特性に
応じて適宜設定することができる。

また、シリコン窒化膜の選択エツチングの際にシリコン
窒化膜よりも十分に小さなエツチング速度の得られる絶
縁膜であって、誘電率がシリコン窒化膜に近いものであ
れば、アルミナ層１０の代わりに使用することができる
。

〔発明の効果〕

本発明によれば、シリコン窒化膜を選択エツチングする
際、その下に設けられたアルミナ等の絶縁膜との間で大
きなエツチング選択比が得られるので、エツチングの制
御性を著しく高めることができ、高誘電体層に損傷を与
えることなくシリコン窒化膜を容易に除去することがで
きる。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の薄膜トランジスタの製
造方法の一実施例を示す製造工程図、 第２［１（ａ）〜（ｄ）は従来の薄膜トランジスタの製
造方法を示す製造工程図である。 １・・・基板、 ２・・・ゲート電極、 ３・・・高誘電体層、 ４・・・第１のシリコン窒化膜、 ５・・・第２のシリコン窒化膜、 ６・・・ａ−５ｉ半導体層、 ７・・・ｎ”−ａ−５ｉ半導体層、 ８・・・ソース・ドレイン電極、 ９・・・保護絶縁膜、 １０・・・アルミナ層、 Ｔ１１・・・メモリ用１１１９）ランジスタ、ＴＩ２・
・・スイッチング用薄膜トランジスタ。

Claims (1)

1. 【特許請求の範囲】 １）少なくとも高誘電体層とシリコン窒化膜とを含む多
   層構造のゲート絶縁膜を備えた薄膜トランジスタにおい
   て、 前記高誘電体層と前記シリコン窒化膜との間に、シリコ
   ン窒化膜よりも十分に小さなエッチング速度の得られる
   絶縁膜を介在させたことを特徴とする薄膜トランジスタ
   。 ２）メモリ用の薄膜トランジスタと、スイッチング用の
   薄膜トランジスタとを同一の絶縁性基板上に形成する薄
   膜トランジスタの製造方法において、前記基板上におけ
   る前記メモリ用及び前記スイッチング用の各薄膜トラン
   ジスタの形成領域にゲート電極をパターン形成する工程
   と、 該ゲート電極を覆って高誘電体層を堆積させる工程と、 該高誘電体層上の全面に、シリコン窒化膜よりも十分に
   小さなエッチング速度の得られる絶縁膜を堆積させる工
   程と、 該絶縁膜上の全面に第１のシリコン窒化膜を堆積させる
   工程と、 該第１のシリコン窒化膜に選択的にエッチングを施して
   、前記メモリ用薄膜トランジスタの形成領域における前
   記絶縁膜上から第１のシリコン窒化膜を除去する工程と
   、 前記メモリ用薄膜トランジスタの形成領域における前記
   絶縁膜上及び前記スイッチング用薄膜トランジスタの形
   成領域における前記第１のシリコン窒化膜上を覆って第
   ２のシリコン窒化膜を堆積させる工程と、 前記メモリ用及び前記スイッチング用の各薄膜トランジ
   スタ形成領域における前記第２のシリコン窒化膜上に半
   導体層並びにソース及びドレイン電極を順次パターン形
   成する工程とを備えたことを特徴とする薄膜トランジス
   タの製造方法。