JPH03286563A - Semiconductor device and its manufacture - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置、特に化合物半導体を用いて構
成されたモノリシックマイクロウェーブ集積回路(Mo
nolithic Microwave I C:以
下てはMMICと称す)およびその製造方法に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a semiconductor device, particularly a monolithic microwave integrated circuit (Mo
The present invention relates to a nolithic Microwave IC (hereinafter referred to as MMIC) and a method for manufacturing the same.
第3図(g)は従来のMMICの主要部の構造を示し、
第3図(a)乃至第3図(f)はその製造方法を説明す
る図である。Figure 3(g) shows the structure of the main part of a conventional MMIC,
FIGS. 3(a) to 3(f) are diagrams for explaining the manufacturing method.
第3図(a)に示すように、lは例えばGaAsのよう
な化合物半導体からなる基板で、該基板l上に先ずゲー
ト電極2g、ソース電極2S、トレイン電極2dを形成
して電界効果トランジスタ(以下、FETと称す)2を
形成する。FET2を最初に形成するのは、MMIC全
体の主な性能を決定するFETの各素子の極微細なパタ
ーンを形成する際に、他の素子かあると上記の微細なパ
ターンの形成か非常に困難になるからである。FET2
を形成した後、上記基板lおよびFET2の全面を覆っ
て該FET2を保護するための第1の絶縁膜3を形成す
る。As shown in FIG. 3(a), l is a substrate made of a compound semiconductor such as GaAs, and a gate electrode 2g, a source electrode 2S, and a train electrode 2d are first formed on the substrate l, and a field effect transistor ( 2 (hereinafter referred to as FET) is formed. FET2 is formed first because it is extremely difficult to form the above-mentioned fine pattern when forming the ultra-fine pattern of each element of the FET, which determines the main performance of the entire MMIC, if there are other elements. This is because it becomes FET2
After forming, a first insulating film 3 is formed to cover the entire surface of the substrate 1 and the FET 2 to protect the FET 2.
次に第3図(b)に示すように、第1の絶縁M3上に例
えばM I M (Metal−InSulator−
Metal)キャパシターの下層電極4を形成する。Next, as shown in FIG. 3(b), for example, M I M (Metal-InSulator-
Form the lower electrode 4 of the (Metal) capacitor.
次に第3図(c)に示すように、上記下層電極4、第1
の絶縁膜3を覆って中間誘電体膜5を形成する。Next, as shown in FIG. 3(c), the lower electrode 4, the first
An intermediate dielectric film 5 is formed to cover the insulating film 3 .
次に第3図(d)に示すように、上記中間誘電体膜5上
に下層電極4と対向する上層電極6を形成して、MIM
キャパシター9を形成する。Next, as shown in FIG. 3(d), an upper layer electrode 6 facing the lower layer electrode 4 is formed on the intermediate dielectric film 5, and the MIM
A capacitor 9 is formed.
次に第3図(e)に示すように、上記上層電極6、中間
誘電体膜5を覆って保護膜として作用する第2の絶縁M
7を形成する。Next, as shown in FIG. 3(e), a second insulating layer M is formed to cover the upper layer electrode 6 and the intermediate dielectric film 5 and act as a protective film.
form 7.
次に第3図(f)に示すように、第2の絶縁!I2の全
面にフォトレジスト8を形成し、これをMIMキャパシ
ター9の部分に開口10が形成されるようにパターニン
クする。Next, as shown in FIG. 3(f), the second insulation! A photoresist 8 is formed on the entire surface of I2, and patterned so that an opening 10 is formed in the MIM capacitor 9 portion.
次に第3図(g)に示すように、フォトレジスト8をマ
スクとしてエツチング処理を施して、MIMキャパシタ
ー9の上層電極6に対向する部分の第2の絶縁膜を除去
し、該MIMキャパシター9の上層電極6を露出させる
。これによって、基板上に形成された上記FET2とM
IMキャパシター9を含むMMICか構成される。Next, as shown in FIG. 3(g), etching is performed using the photoresist 8 as a mask to remove the second insulating film in the portion facing the upper electrode 6 of the MIM capacitor 9. The upper layer electrode 6 is exposed. As a result, the FET2 and M formed on the substrate are
An MMIC including an IM capacitor 9 is configured.
従来の半導体装置、特にMMICは上記のように構成さ
れているのて、FETZ上に第1の絶縁膜3、中間誘電
体膜5、第2の絶縁膜7の3層もの絶縁膜か形成される
ことになり、絶縁膜および誘電体膜全体の総合誘電率か
高くなる。そのため、FET2の特にゲート−ソース間
の容量か増加し、FET2の特性の低下、ひいてはMM
IC全体の出力性能を低下させるという問題かあった。Conventional semiconductor devices, especially MMICs, are configured as described above, so three insulating films, the first insulating film 3, the intermediate dielectric film 5, and the second insulating film 7, are formed on the FETZ. As a result, the overall dielectric constant of the insulating film and dielectric film as a whole increases. Therefore, the capacitance especially between the gate and source of FET2 increases, and the characteristics of FET2 deteriorate, and eventually the MM
There was a problem that the output performance of the entire IC was degraded.
この発明は上記のような従来のMMICに見られた問題
を解消するためになされたものて、FET上に形成され
る絶縁膜の暦数を少なくして、高性能、高出力の半導体
装置、特にMMICを得ることを目的としたものである
。This invention was made in order to solve the above-mentioned problems found in conventional MMICs, and by reducing the number of insulating films formed on FETs, high-performance, high-output semiconductor devices, In particular, it is aimed at obtaining MMIC.
(課題を解決するための手段)
この発明の半導体装置は、例えば化合物半導体基板上に
形成されたFETおよびMIMキャパシターと、上記F
ET上に形成された絶縁膜とからなり、上記絶縁膜とし
て少なくとも上記MIMキャパシターを形成するための
中間誘電体膜を含まないものか使用される。(Means for Solving the Problems) A semiconductor device of the present invention includes, for example, an FET and an MIM capacitor formed on a compound semiconductor substrate, and the FET and MIM capacitor formed on a compound semiconductor substrate.
An insulating film formed on the ET is used as the insulating film, which does not include at least an intermediate dielectric film for forming the MIM capacitor.
この発明の半導体装置を製造するための方法では、MI
Mキャパシターを形成するための中間誘電体膜を全面に
形成した後、少なくとも上記中間誘電体膜を除去する工
程を含んている。In the method for manufacturing a semiconductor device of this invention, MI
After the intermediate dielectric film for forming the M capacitor is formed on the entire surface, at least the step of removing the intermediate dielectric film is included.
(作 用)
この発明の半導体装置ては、半導体基板上に形成された
FET上には少なくともMIMキャパシターを形成する
ための中間誘電体膜は存在しないから、FETのゲート
−ソース間の容量が減少し、その結果FETの出力特性
か向上することか実験的に確かめられた。(Function) In the semiconductor device of the present invention, since there is no intermediate dielectric film for forming at least an MIM capacitor on the FET formed on the semiconductor substrate, the capacitance between the gate and source of the FET is reduced. However, it was experimentally confirmed that the output characteristics of the FET were improved as a result.
(実施例)
以下、図を参照してこの発明の半導体装置およびその製
造方法を、MMICについて説明する。(Example) Hereinafter, a semiconductor device and a method for manufacturing the same according to the present invention will be described with reference to the drawings.
第1図はこの発明の半導体装置の第1の実施例の製造工
程を示す図である。FIG. 1 is a diagram showing the manufacturing process of a first embodiment of the semiconductor device of the present invention.
第1図(a)において、lは例えばGaAsのような化
合物半導体からなる基板て、該基板は例えば30gem
〜400 p、mの厚みをもっている。基板l上に先ず
ゲート電極2g、ソース電極2S、トレイン電極2dを
形成してFET2を形成する。ソース電極、トレイン電
極は便宜上図示のようにしたもので、その位置か逆てあ
っても勿論差支えない。従来の半導体装置の製造工程の
説明て述べたように、FET2を最初に形成するのは、
MMIC全体の主な性能を決定するFETの各素子の極
微細なパターンを形成する際に、他の素子かあると上記
の微細なパターンの形成か非常に困難になるからである
。FET2を形成した後、上記基板lおよびFET2の
全面を覆って該FET2を保護するための第1の絶縁膜
3を、例えばプラズマCVD法を用いて200人〜30
00大の厚みに形成する。第1の絶縁膜3としては例え
ばSiO系の絶縁膜か使用される。In FIG. 1(a), l is a substrate made of a compound semiconductor such as GaAs, and the substrate has a thickness of, for example, 30 gems.
It has a thickness of ~400 p, m. First, a gate electrode 2g, a source electrode 2S, and a train electrode 2d are formed on a substrate l to form an FET 2. The source electrode and the train electrode are shown as shown for convenience, and of course, the positions may be reversed. As described in the explanation of the conventional semiconductor device manufacturing process, the FET 2 is first formed by:
This is because when forming an extremely fine pattern for each element of the FET, which determines the main performance of the entire MMIC, the presence of other elements makes it extremely difficult to form the above-mentioned fine pattern. After forming the FET 2, a first insulating film 3 for covering the entire surface of the substrate 1 and the FET 2 to protect the FET 2 is formed by 200 to 30 people using, for example, plasma CVD.
It is formed to a thickness of 0.00. As the first insulating film 3, for example, a SiO-based insulating film is used.
次に第1図(b)に示すように、第1の絶縁膜3上に例
えばM I M (Metal−Insulator−
Metal)キャパシターの下層電極4を、例えば蒸着
、リフトオフ法等の方法を用いて形成する。Next, as shown in FIG. 1(b), for example, an MIM (Metal-Insulator-
The lower electrode 4 of the (Metal) capacitor is formed using a method such as vapor deposition or a lift-off method.
次に第1図(C)に示すように、下層電極4、第1の絶
縁膜3を覆って中間誘電体膜5を、例えばプラズマCV
D法を用いて1500人〜2000人の厚みに形成する
。中間誘電体膜5としては例えばSiN系の絶縁膜か使
用される。Next, as shown in FIG. 1(C), an intermediate dielectric film 5 is formed by, for example, plasma CVD, covering the lower electrode 4 and the first insulating film 3.
It is formed to a thickness of 1,500 to 2,000 people using the D method. As the intermediate dielectric film 5, for example, a SiN-based insulating film is used.
次に第1図(d)に示すように、上記中間誘電体膜5上
に下層電極4と対向する上層電極6を、蒸着、リフトオ
フ法等の方法て形成して、MIMキャパシター9を形成
する。Next, as shown in FIG. 1(d), an upper layer electrode 6 facing the lower layer electrode 4 is formed on the intermediate dielectric film 5 by a method such as vapor deposition or a lift-off method, thereby forming an MIM capacitor 9. .
次に第1図(e)に示すように、上記上層電極6、中間
誘電体膜5を覆ってフォトレジスト11を形成し、これ
をパターニングしてFET2の上部にのみ開口12を形
成する。Next, as shown in FIG. 1(e), a photoresist 11 is formed covering the upper layer electrode 6 and the intermediate dielectric film 5, and is patterned to form an opening 12 only above the FET 2.
次に第1図(f)に示すように、上記パターニングされ
たフォトレジスト11をマスクとしてエツチング処理し
て上記中間誘電体膜5のFET2上の部分のみを除去す
る。その後、残るフォトレジスト11を除去する。Next, as shown in FIG. 1(f), etching is performed using the patterned photoresist 11 as a mask to remove only the portion of the intermediate dielectric film 5 above the FET 2. After that, the remaining photoresist 11 is removed.
エツチング処理としてウェットエツチングを採用する場
合は、例えば弗酸(HF)系のようなエッチャントか使
用され、トライエツチングを採用する場合は例えば四弗
化炭素(CF、)系のようなガスか使用される。この場
合、中間誘電体膜5を構成するSiNのエツチングレー
トは第1の絶縁膜3を構成するSiOのエツチングレー
トの約5〜lO倍であるから、上記のエツチング処理に
おいて、充分のエツチングレートをかせぐことかてき、
FET2上の中間誘電体膜5のみを有効に除去すること
かてきる。When wet etching is used as the etching process, an etchant such as hydrofluoric acid (HF) is used, and when tri-etching is used, a gas such as carbon tetrafluoride (CF) is used. Ru. In this case, since the etching rate of SiN constituting the intermediate dielectric film 5 is about 5 to 10 times the etching rate of SiO constituting the first insulating film 3, a sufficient etching rate can be achieved in the above etching process. Earn money and say,
Only the intermediate dielectric film 5 on the FET 2 can be effectively removed.
次に第1図(g)に示すように、全面に例えばSiOあ
るいはSiNからなる第2の絶縁膜7を、例えばプラズ
マCVD法を用いて500人〜1000大の厚みに形成
する。Next, as shown in FIG. 1(g), a second insulating film 7 made of, for example, SiO or SiN is formed on the entire surface using, for example, plasma CVD to a thickness of 500 to 1000 mm.
次に第1図(h)に示すように、第2の絶縁膜7の全面
にフォトレジスト8を形成し、これをMIMキャパシタ
ーの部分に開口10か形成されるようにパターニングす
る。Next, as shown in FIG. 1(h), a photoresist 8 is formed on the entire surface of the second insulating film 7, and patterned so that an opening 10 is formed in the MIM capacitor portion.
次に第1図(i)に示すように、フォトレジスト8をマ
スクとしてエツチング処理を施して、MIMキャバシッ
ターの上層電極6に対向する部分の第2の絶縁膜を除去
し、MIMキャパシターの上層電極6を露出させる。こ
れによって、基板上に形成された上記FET2とMIM
キャパシター9を含むこの発明の半導体装置か構成され
る。Next, as shown in FIG. 1(i), etching is performed using the photoresist 8 as a mask to remove the second insulating film in the portion facing the upper layer electrode 6 of the MIM capacitor. The electrode 6 is exposed. This allows the FET2 and MIM formed on the substrate to
A semiconductor device of the present invention including a capacitor 9 is constructed.
この発明の半導体装置において、FETZ上の絶縁膜(
3および7)の総合の厚みか薄くなればなるほどFET
2の特にゲート−ソース間の容量か小さくなり、第4図
に示すようにその出力も大きくなり、性能の優れた半導
体装置か得られるか、その反面耐湿性か低下し、信頼性
の問題か生ずる。実験の結果、FET上の絶縁膜の総合
の厚みを20.0人まで薄くしても信頼性の点て全く問
題の無いことか確認された。よって、信頼性、出力の大
きさ等を考慮して上記FET2上の絶縁膜の総合の厚み
は200人〜3000Åに設定され、好ましくは約10
00人に設定される。In the semiconductor device of the present invention, an insulating film (
The thinner the overall thickness of 3 and 7), the better the FET.
2, especially the capacitance between the gate and the source becomes smaller and the output becomes larger as shown in Figure 4, making it possible to obtain a semiconductor device with excellent performance, but on the other hand, the moisture resistance decreases, leading to problems with reliability. arise. As a result of the experiment, it was confirmed that there was no problem in terms of reliability even if the total thickness of the insulating film on the FET was reduced to 20.0 mm. Therefore, considering reliability, output size, etc., the total thickness of the insulating film on the FET 2 is set to 200 to 3000 Å, preferably about 10 Å.
It is set to 00 people.
第1図に示すこの発明の半導体装置の第1の実施例ては
、FET2上の中間誘電体膜5を除去するためのエツチ
ング処理工程(第1図(e)〜第1図(f))、MIM
キャパシター9上の第2の絶縁膜7を除去するためのエ
ツチング処理工程(第1図(h)〜t!s1図(i))
を必要とするか、上記中間誘電体M5と第2の絶縁M7
の材料か異なっていても、各材料に対して最適の条仲て
それぞれのエツチング処理を行なうことかできるという
効果かある。In the first embodiment of the semiconductor device of the present invention shown in FIG. 1, an etching process is performed to remove the intermediate dielectric film 5 on the FET 2 (FIGS. 1(e) to 1(f)). , M.I.M.
Etching process for removing the second insulating film 7 on the capacitor 9 (FIG. 1(h) to t!s1(i))
or the intermediate dielectric M5 and the second insulator M7
This has the effect that even if the materials are different, each material can be etched with the optimum conditions.
第2図はこの発明の半導体装置の第2の実施例の製造工
程を示す図である。同図て、第2図(a)乃至第2図(
cl)の工程は第1図(a)乃至81図(d)の工程と
同様である。この場合、第1の絶縁膜3はSiOて形成
され、中間誘電体膜5はSiNて形成されていることか
望ましい。FIG. 2 is a diagram showing the manufacturing process of a second embodiment of the semiconductor device of the present invention. In the same figure, Fig. 2(a) to Fig. 2(
The step cl) is similar to the steps shown in FIGS. 1(a) to 81(d). In this case, it is preferable that the first insulating film 3 is formed of SiO and the intermediate dielectric film 5 is formed of SiN.
第2図(d)の工程に次いて、第2図(e)に示すよう
に、MIMキャパシター9の上層電極6および中間誘電
体膜5全体を覆って第2の絶縁膜7を形成する。第2の
絶縁膜7は中間誘電体膜5と同様にSiNて形成されて
いることか望ましい。Following the step of FIG. 2(d), a second insulating film 7 is formed to cover the entire upper electrode 6 and intermediate dielectric film 5 of the MIM capacitor 9, as shown in FIG. 2(e). It is preferable that the second insulating film 7 is formed of SiN like the intermediate dielectric film 5.
次に第2図(f)に示すように、第2の絶縁M7上の全
面にフォトレジスト13を形威し、これをMIMキャパ
シター9の部分およびFET2の部分にそれぞれに開口
14.15か形成されるようにパタニングする。Next, as shown in FIG. 2(f), a photoresist 13 is formed on the entire surface of the second insulator M7, and openings 14 and 15 are formed in the MIM capacitor 9 part and the FET 2 part, respectively. Pattern it so that it looks like this.
次に第2図(g)に示すように、上記フォトレジスト1
3をマスクとして使用してエツチング処理を施し、MI
Mキャパシター9上の第2の絶縁膜7、FET2上の第
2の絶縁膜7および中間誘電体膜5をそれぞれ除去する
。この場合、第1図に示す第1の実施例と同様に、ウェ
ットエツチングの場合は、例えば弗酸(HF)系のエッ
チャントか使用され、トライエツチングの場合は、四弗
化炭素(CF、)系のようなガスか使用される。中間誘
電体膜5および第2の絶縁膜7は、第1の絶縁膜3を形
成するSiOに比してエツチングレートの大きなSiN
て形威されているから、MIMキャパシター9上および
FET2上の中間誘電体膜5および第2の絶縁M7のみ
を右動に除去することがてきる。これによって、第2図
(g)に示すように、FETZ上に第1の絶縁膜3のみ
が形威されたMMICを得ることかてきる。Next, as shown in FIG. 2(g), the photoresist 1
3 was used as a mask to perform etching treatment, and MI
The second insulating film 7 on the M capacitor 9, the second insulating film 7 on the FET 2, and the intermediate dielectric film 5 are removed. In this case, as in the first embodiment shown in FIG. 1, in the case of wet etching, for example, a hydrofluoric acid (HF)-based etchant is used, and in the case of tri-etching, carbon tetrafluoride (CF) is used. Gases such as systems are used. The intermediate dielectric film 5 and the second insulating film 7 are made of SiN, which has a higher etching rate than SiO forming the first insulating film 3.
Therefore, only the intermediate dielectric film 5 and the second insulator M7 on the MIM capacitor 9 and the FET 2 can be removed rightward. This makes it possible to obtain an MMIC in which only the first insulating film 3 is formed on the FETZ, as shown in FIG. 2(g).
エツチング処理後、残ったフォトレジスト13を完全に
取り除いて、第2図(g)に示すこの発明の第2の実施
例の半導体装置か得られる。After the etching process, the remaining photoresist 13 is completely removed to obtain a semiconductor device according to a second embodiment of the present invention as shown in FIG. 2(g).
第2図に示すこの発明の第2の実施例ては、中間誘電体
膜5と第2の絶縁膜7とを同時にエツチングして除去す
るのて、前述の第1の実施例に比してエツチング工程か
少なくなる。The second embodiment of the present invention shown in FIG. 2 is different from the first embodiment described above because the intermediate dielectric film 5 and the second insulating film 7 are etched and removed at the same time. Etching process is reduced.
第2図の実施例においても、FET2上−の絶縁膜、こ
の場合N41の絶縁膜3のみの厚みは200Å〜300
0Å、好ましくは約1000人に設定される。Also in the embodiment shown in FIG. 2, the thickness of the insulating film on the FET 2, in this case only the N41 insulating film 3, is 200 Å to 300 Å.
0 Å, preferably about 1000 people.
(発明の効果)
以上のように、この発明によれば、FETの特にゲート
−ソース間の容量を小さくすることかてき、大きな出力
か得られ、信頼性の高い高性能な半導体装置を得ること
かてきる。しかも、この発明では、第3図に示す従来の
MMICの製造工程をそれほど変更する必要はないので
、製造設備の大きな変更も不要で、この発明を実施する
ことにより製造費用か高くなることはない。なお、上記
の実施例ては、FET2の他にMTMキャパシターを形
成し、第1の絶縁M3、第2の絶縁膜7、中間誘電体膜
5を形威する場合について説明したか、MIMキャパシ
ター以外に他の素子を形威し、それに伴なってFET2
上にさらに多層の絶縁膜か形成される場合も、上記の各
実施例で説明した方法を採用することにより、上記FE
TZ上の絶縁膜の暦数を減らして、FET2の性能か低
下するのを防止することかてきる。(Effects of the Invention) As described above, according to the present invention, it is possible to obtain a highly reliable, high-performance semiconductor device that can obtain a large output by reducing the capacitance, especially between the gate and source of the FET. It comes. Moreover, since this invention does not require much change in the conventional MMIC manufacturing process shown in FIG. 3, there is no need for major changes in manufacturing equipment, and manufacturing costs will not increase by implementing this invention. . In the above embodiment, an MTM capacitor is formed in addition to the FET 2, and the first insulating film M3, the second insulating film 7, and the intermediate dielectric film 5 are used. In addition, other elements are added to the FET2
Even when a multilayer insulating film is formed on top of the FE, the method described in each of the above embodiments can be adopted.
It is possible to prevent the performance of FET 2 from deteriorating by reducing the number of insulating films on the TZ.
第1図(a)乃至第1図(i)は、第1図(i)に示す
この発明の第1の実施例の半導体装置を製造する工程を
説明する断面図、第2図(a)乃至第2図(g)は、第
2図(g)に示すこの発明の第2の実施例の半導体装置
を製造する工程を説明する断面図、第3図(a)乃至第
3図(g)は、第3図(g)に示す従来の半導体装置を
製造する工程を説明する断面図、第4図はこの発明の半
導体装置で構成される電界効果トランジスタの出力と該
電界効果トランジスタ上に形成される絶縁膜の総合の厚
みとの関係を示す図である。
第1図て、1・・・半導体基板、2・・・電界効果トラ
ンジスタ、3.7・・・絶縁膜、4.6・・・MIMキ
ャパシターの電極、5・・・誘電体膜、8゜11・・・
フオトレシト、9・・・MIMキャパシタ10.12・
・・開口。
第2図て、l・・・半導体基板、2・・・電界効果トラ
ンジスタ、3.7・・・絶縁膜、4.6・・・MIMキ
ャパシターの電極、5・・・誘電体膜、8゜11・・・
フォトレジスト、
9・・・MIMキャパシタ
13・・・
フオトレシト、
14、】5・・・開口。
I¥1(2)
(2)(2)
[2] (1)
3 フィトレジスト
4 間 0
5 M口
(2)(1)
亮
3
日(2)
第
目
000
000
:10001(a) to 1(i) are cross-sectional views illustrating the steps of manufacturing the semiconductor device of the first embodiment of the present invention shown in FIG. 1(i), and FIG. 2(a) 2(g) are cross-sectional views illustrating the steps of manufacturing the semiconductor device of the second embodiment of the present invention shown in FIG. 2(g), and FIGS. 3(a) to 3(g) ) is a cross-sectional view illustrating the process of manufacturing the conventional semiconductor device shown in FIG. 3(g), and FIG. FIG. 3 is a diagram showing the relationship with the total thickness of the insulating film formed. In Figure 1, 1... Semiconductor substrate, 2... Field effect transistor, 3.7... Insulating film, 4.6... MIM capacitor electrode, 5... Dielectric film, 8° 11...
Photorecipe, 9...MIM capacitor 10.12.
...Aperture. In Fig. 2, l...Semiconductor substrate, 2...Field effect transistor, 3.7...Insulating film, 4.6...MIM capacitor electrode, 5...Dielectric film, 8° 11...
Photoresist, 9... MIM capacitor 13... Photoresist, 14, ]5... Opening. I ¥ 1 (2) (2) (2) [2] (1) 3 Phytoresist 4 time 0 5 M mouth (2) (1) Ryo 3 day (2) th 000 000: 1000
Claims (6)
、MIMキャパシターおよび上記電界効果トランジスタ
上に形成された絶縁膜を含み、上記絶縁膜には少なくと
も上記MIMキャパシターを構成するための中間誘電体
膜が含まれないことを特徴とする半導体装置。(1) A field effect transistor configured on a semiconductor substrate, an MIM capacitor, and an insulating film formed on the field effect transistor, and the insulating film includes at least an intermediate dielectric film for forming the MIM capacitor. A semiconductor device characterized by not including:
Å乃至3000Åであることを特徴とする特許請求の範
囲第1項記載の半導体装置。(2) The thickness of the insulating film on the field effect transistor is 200 mm
2. The semiconductor device according to claim 1, wherein the semiconductor device has a thickness of Å to 3000 Å.
工程と、上記電界効果トランジスタ上に第1の絶縁膜を
形成する工程と、上記半導体基板上にMIMキャパシタ
ーを構成すると共に、該MIMキャパシターの構成時に
上記第1の絶縁膜上に上記MIMキャパシターの誘電体
膜を積層して形成する工程と、少なくとも上記電界効果
トランジスタ上の上記誘電体膜を除去して該電界効果ト
ランジスタ上に上記第1の絶縁膜のみを残存させる工程
と、上記電界効果トランジスタ上に少なくとも第2の絶
縁膜を積層して形成する工程と、からなる半導体装置の
製造方法。(3) A step of forming a field effect transistor on the semiconductor substrate, a step of forming a first insulating film on the field effect transistor, forming an MIM capacitor on the semiconductor substrate, and a structure of the MIM capacitor. At times, a step of laminating and forming a dielectric film of the MIM capacitor on the first insulating film, and a step of removing the dielectric film on at least the field effect transistor and depositing the first dielectric film on the field effect transistor. A method for manufacturing a semiconductor device, comprising the steps of leaving only an insulating film and forming at least a second insulating film on top of the field effect transistor.
iNであることを特徴とする特許請求の範囲第3項記載
の半導体装置の製造方法。(4) The first insulating film is SiO, and the intermediate dielectric film is S
4. The method of manufacturing a semiconductor device according to claim 3, wherein the semiconductor device is iN.
工程と、上記電界効果トランジスタ上に第1の絶縁膜を
形成する工程と、上記半導体基板上にMIMキャパシタ
ーを構成すると共に、該MIMキャパシターの構成時に
上記第1の絶縁膜上に上記MIMキャパシターの誘電体
膜を積層して形成する工程と、上記MIMキャパシター
および誘電体膜を覆って少なくとも第2の絶縁膜を形成
する工程と、上記電界効果トランジスタ上に第1の絶縁
膜のみが残存するように他の絶縁膜および上記誘電体膜
を除去する工程と、からなる半導体装置の製造方法。(5) forming a field effect transistor on the semiconductor substrate; forming a first insulating film on the field effect transistor; forming an MIM capacitor on the semiconductor substrate; A step of laminating and forming a dielectric film of the MIM capacitor on the first insulating film, a step of forming at least a second insulating film covering the MIM capacitor and the dielectric film, and the field effect A method for manufacturing a semiconductor device, comprising the step of removing another insulating film and the dielectric film so that only the first insulating film remains on the transistor.
の絶縁膜はSiNであることを特徴とする特許請求の範
囲(5)記載の半導体装置の製造方法。(6) The method for manufacturing a semiconductor device according to claim (5), wherein the first insulating film is SiO, and the dielectric film and the other insulating films are SiN.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2089525A JPH03286563A (en) | 1990-04-03 | 1990-04-03 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2089525A JPH03286563A (en) | 1990-04-03 | 1990-04-03 | Semiconductor device and its manufacture |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03286563A true JPH03286563A (en) | 1991-12-17 |
Family
ID=13973224
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2089525A Pending JPH03286563A (en) | 1990-04-03 | 1990-04-03 | Semiconductor device and its manufacture |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03286563A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010010489A (en) * | 2008-06-27 | 2010-01-14 | Fujitsu Ltd | Semiconductor device and method of manufacturing the same |
-
1990
- 1990-04-03 JP JP2089525A patent/JPH03286563A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010010489A (en) * | 2008-06-27 | 2010-01-14 | Fujitsu Ltd | Semiconductor device and method of manufacturing the same |
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