JPH03120746A - 半導体素子パッケージおよび半導体素子パッケージ搭載配線回路基板 - Google Patents
半導体素子パッケージおよび半導体素子パッケージ搭載配線回路基板Info
- Publication number
- JPH03120746A JPH03120746A JP1259203A JP25920389A JPH03120746A JP H03120746 A JPH03120746 A JP H03120746A JP 1259203 A JP1259203 A JP 1259203A JP 25920389 A JP25920389 A JP 25920389A JP H03120746 A JPH03120746 A JP H03120746A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- circuit board
- metal layer
- shield metal
- printed circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 159
- 239000002184 metal Substances 0.000 claims abstract description 118
- 229910052751 metal Inorganic materials 0.000 claims abstract description 118
- 239000000758 substrate Substances 0.000 claims description 47
- 239000007769 metal material Substances 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 230000007261 regionalization Effects 0.000 claims 1
- 239000011347 resin Substances 0.000 abstract description 10
- 229920005989 resin Polymers 0.000 abstract description 10
- 238000007789 sealing Methods 0.000 abstract description 8
- 239000011888 foil Substances 0.000 abstract description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 abstract description 2
- 230000002093 peripheral effect Effects 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 16
- 239000000463 material Substances 0.000 description 12
- 238000005530 etching Methods 0.000 description 7
- 230000000873 masking effect Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000010408 film Substances 0.000 description 3
- 230000017525 heat dissipation Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- ROOXNKNUYICQNP-UHFFFAOYSA-N ammonium persulfate Chemical compound [NH4+].[NH4+].[O-]S(=O)(=O)OOS([O-])(=O)=O ROOXNKNUYICQNP-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910001870 ammonium persulfate Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- JRKICGRDRMAZLK-UHFFFAOYSA-L peroxydisulfate Chemical compound [O-]S(=O)(=O)OOS([O-])(=O)=O JRKICGRDRMAZLK-UHFFFAOYSA-L 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49534—Multi-layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/4985—Flexible insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
- H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/85909—Post-treatment of the connector or wire bonding area
- H01L2224/8592—Applying permanent coating, e.g. protective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09372—Pads and lands
- H05K2201/09481—Via in pad; Pad over filled via
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10439—Position of a single component
- H05K2201/10477—Inverted
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10507—Involving several components
- H05K2201/10522—Adjacent components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10507—Involving several components
- H05K2201/1053—Mounted components directly electrically connected to each other, i.e. not via the PCB
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10681—Tape Carrier Package [TCP]; Flexible sheet connector
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体素子パッケージおよび半導体素子パ
ッケージ搭載配線回路基板に関し、詳しくは、IC,L
SI等の半導体チップを搭載して、取り扱いや配線回路
等への実装を容易にする半導体素子パッケージと、この
ような半導体素子パッケージを搭載した配線回路基板に
関するものである。
ッケージ搭載配線回路基板に関し、詳しくは、IC,L
SI等の半導体チップを搭載して、取り扱いや配線回路
等への実装を容易にする半導体素子パッケージと、この
ような半導体素子パッケージを搭載した配線回路基板に
関するものである。
半導体素子を配線回路基板に搭載し、各種電子機器類に
組み込んで使用する際には、隣接する電子部品や電気回
路あるいは外部環境で発生した電磁波による雑音や悪影
響を受けないようにする必要がある。また、半導体素子
自身が発生ずる電磁波が周囲の回路や電子部品に悪影響
を与えないようにもしなければならない。すなわち、半
導体素子は、周囲の環境と電磁的にシールドしておく必
要がある。
組み込んで使用する際には、隣接する電子部品や電気回
路あるいは外部環境で発生した電磁波による雑音や悪影
響を受けないようにする必要がある。また、半導体素子
自身が発生ずる電磁波が周囲の回路や電子部品に悪影響
を与えないようにもしなければならない。すなわち、半
導体素子は、周囲の環境と電磁的にシールドしておく必
要がある。
そこで、従来は、第9図に示すような電磁シールド構造
が採用されていた。すなわち、半導体素子Cを収容した
半導体素子パッケージPは配線回路基板Bの上に搭載固
定され、配線回路Mと電気的に接続されている。配線回
路Mには、抵抗やコンデンサー等の電気素子りも搭載接
続されている。このような配線回路基板Bの半導体素子
パッケージ搭載個所を含む表面全体を覆うようにして、
金属薄板等からなる箱状の電磁シールド体Sが取り付け
られている。そして、この電磁シールド体Sで、外部環
境からの電磁波による影響を遮断するとともに、半導体
素子Cや配線回路M等で発生ずる電磁波が外部に漏れる
のを阻止しているのである。
が採用されていた。すなわち、半導体素子Cを収容した
半導体素子パッケージPは配線回路基板Bの上に搭載固
定され、配線回路Mと電気的に接続されている。配線回
路Mには、抵抗やコンデンサー等の電気素子りも搭載接
続されている。このような配線回路基板Bの半導体素子
パッケージ搭載個所を含む表面全体を覆うようにして、
金属薄板等からなる箱状の電磁シールド体Sが取り付け
られている。そして、この電磁シールド体Sで、外部環
境からの電磁波による影響を遮断するとともに、半導体
素子Cや配線回路M等で発生ずる電磁波が外部に漏れる
のを阻止しているのである。
ところが、前記したような電磁シールド体は、非常に嵩
が高く、半導体素子パッケージ搭載配線回路基板の取り
付はスペースを広く取る必要があり、これを組み込んだ
電子機器全体の寸法が大きくなってしまうという欠点が
ある。また、電磁シールド体の製造コストも高くつき、
配線回路基板の上を覆って電磁シールド体を取り付ける
作業の手間がかかり、配線回路の点検等の際には、いち
いち電磁シールド体を取り外さなければならず大変に面
倒である等という問題もあった。
が高く、半導体素子パッケージ搭載配線回路基板の取り
付はスペースを広く取る必要があり、これを組み込んだ
電子機器全体の寸法が大きくなってしまうという欠点が
ある。また、電磁シールド体の製造コストも高くつき、
配線回路基板の上を覆って電磁シールド体を取り付ける
作業の手間がかかり、配線回路の点検等の際には、いち
いち電磁シールド体を取り外さなければならず大変に面
倒である等という問題もあった。
そこで、この発明の課題は、」1記のような多くの問題
がある電磁シールド体を用いなくても、半導体素子を確
実に電磁シールドしておける半導体素子パッケージおよ
び半導体素子搭載配線回路基板を提供することにある。
がある電磁シールド体を用いなくても、半導体素子を確
実に電磁シールドしておける半導体素子パッケージおよ
び半導体素子搭載配線回路基板を提供することにある。
上記課題を解決する、この発明の請求項1記載の半導体
素子パッケージは、可撓性絶縁性基板の片面にリードパ
ターンが形成されて半導体素子が搭載され、半導体素子
の各電極とリードパターンとが電気的に接続されている
半導体素子パッケージであって、前記可撓性絶縁性基板
の、リードパターン形成面とは反対側の面に電磁シール
ド用のシールド金属層が形成されている。
素子パッケージは、可撓性絶縁性基板の片面にリードパ
ターンが形成されて半導体素子が搭載され、半導体素子
の各電極とリードパターンとが電気的に接続されている
半導体素子パッケージであって、前記可撓性絶縁性基板
の、リードパターン形成面とは反対側の面に電磁シール
ド用のシールド金属層が形成されている。
半導体素子パッケージの基本的な構造は、一般にフィル
ムフラットバック式パッケージと呼ばれているものの構
造がそのまま適用される。ずなわら、ポリイミド樹脂フ
ィルム等からなる可撓性絶縁性基板の片面に、Cu等の
導電金属からなる半導体素子電極引き出しリードパター
ンが形成されており、ごの可撓性絶縁性基板の中央に半
導体素子が搭載固定されている。半導体素子の各電極は
それぞれのリードパターンに接続されている。半導体素
子の電極とリードパターンの接続は、ボンディングワイ
ヤで接続する構造と、リードパターンの上にハンプを介
して直接半導体素子の電極を接続する構造の何れでもよ
い。半導体素子の搭載個所周辺は、エボギシ樹脂等の封
止樹脂で覆われ、これにより、半導体素子および半導体
素子とリードパターンの接続個所が保護されている。リ
ードパターンの外周部分は、封止樹脂の外部に露出して
いて、配線回路基板等の外部回路との接続を果たずよう
になっている。
ムフラットバック式パッケージと呼ばれているものの構
造がそのまま適用される。ずなわら、ポリイミド樹脂フ
ィルム等からなる可撓性絶縁性基板の片面に、Cu等の
導電金属からなる半導体素子電極引き出しリードパター
ンが形成されており、ごの可撓性絶縁性基板の中央に半
導体素子が搭載固定されている。半導体素子の各電極は
それぞれのリードパターンに接続されている。半導体素
子の電極とリードパターンの接続は、ボンディングワイ
ヤで接続する構造と、リードパターンの上にハンプを介
して直接半導体素子の電極を接続する構造の何れでもよ
い。半導体素子の搭載個所周辺は、エボギシ樹脂等の封
止樹脂で覆われ、これにより、半導体素子および半導体
素子とリードパターンの接続個所が保護されている。リ
ードパターンの外周部分は、封止樹脂の外部に露出して
いて、配線回路基板等の外部回路との接続を果たずよう
になっている。
なお、可撓性絶縁性基板の片面に形成された半導体素子
電極引き出しリードパターンは、配線回路基板等の外部
回路に対面させて接続するので、リードパターンと同じ
面に搭載された半導体素子は、可撓性絶縁性基板と配線
回路基板等の間に配置されるようになる。
電極引き出しリードパターンは、配線回路基板等の外部
回路に対面させて接続するので、リードパターンと同じ
面に搭載された半導体素子は、可撓性絶縁性基板と配線
回路基板等の間に配置されるようになる。
この発明では、上記のような基本的構造を備えた半導体
素子パッケージにおいて、可撓性絶縁性基板の、リード
パターンが形成された面の反対側の面に、電磁波の通過
を遮断できる電磁シールド用のシールド金属層を形成す
るようにしている。
素子パッケージにおいて、可撓性絶縁性基板の、リード
パターンが形成された面の反対側の面に、電磁波の通過
を遮断できる電磁シールド用のシールド金属層を形成す
るようにしている。
シールド金属層は、Cu、、Nj、AjL Fe等の電
磁波遮断性に優れた金属の薄層とされ、金属箔を可撓性
絶縁性基板に接着するか、または、メツキや蒸着等の薄
膜形成技術で可撓性絶縁性基板の表面に形成される。シ
ールド金属層は、可撓性絶縁性基板の全面に形成してお
くのが最も好ましいが、半導体素子の電磁的なシールド
に必要のない個所であれば、シールド金属層を形成して
おかなくてもよい。
磁波遮断性に優れた金属の薄層とされ、金属箔を可撓性
絶縁性基板に接着するか、または、メツキや蒸着等の薄
膜形成技術で可撓性絶縁性基板の表面に形成される。シ
ールド金属層は、可撓性絶縁性基板の全面に形成してお
くのが最も好ましいが、半導体素子の電磁的なシールド
に必要のない個所であれば、シールド金属層を形成して
おかなくてもよい。
シールド金属層を構成する金属は、前記リードパターン
の金属と同じ材料であってもよいし、異なる材料であっ
てもよい。ただし、シールド金属層とリードパターンが
同じ材料からなる場合、可撓性絶縁性基板の両面に金属
層を形成した後、リードパターンをパターンエツチング
する際には、シールド金属層が侵されないようにマスキ
ングしておく必要がある。
の金属と同じ材料であってもよいし、異なる材料であっ
てもよい。ただし、シールド金属層とリードパターンが
同じ材料からなる場合、可撓性絶縁性基板の両面に金属
層を形成した後、リードパターンをパターンエツチング
する際には、シールド金属層が侵されないようにマスキ
ングしておく必要がある。
請求項2記載の発明は、上記請求項1記載の半導体素子
パッケージにおいて、リードパターンとシールド金属層
が、異種の金属材料で形成されている。
パッケージにおいて、リードパターンとシールド金属層
が、異種の金属材料で形成されている。
すなわち、シールド金属層の材料として、リードパター
ンの材料とは別の金属であって、しかもリードパターン
のエツチング液に侵されないような材料を用いることに
よって、パターンエツチング時におけるシールド金属層
のマスキングを不要にできるのである。例えば、リード
パターンをCuMで形成し、Cu層のエツチング液とし
て過硫酸アンモンを用いる場合、シールド金属層をNi
層にしておけば、Ni層は過硫酸アンチモンに侵されな
いため、シールド金属層のマスキングが不要になる。シ
ールド金属層として、Cu層の上にNi層が積層された
ものを用いても同様である。
ンの材料とは別の金属であって、しかもリードパターン
のエツチング液に侵されないような材料を用いることに
よって、パターンエツチング時におけるシールド金属層
のマスキングを不要にできるのである。例えば、リード
パターンをCuMで形成し、Cu層のエツチング液とし
て過硫酸アンモンを用いる場合、シールド金属層をNi
層にしておけば、Ni層は過硫酸アンチモンに侵されな
いため、シールド金属層のマスキングが不要になる。シ
ールド金属層として、Cu層の上にNi層が積層された
ものを用いても同様である。
なお、シールド金属層とリードパターンが別の材料であ
っても、リードパターンのエツチング液に侵され易い金
属の場合はマスキングが必要である請求項3記載の発明
は、請求項1記載の半導体素子パッケージにおいて、シ
ールド金属層が、可撓性絶縁性基板を貫通するスルーホ
ールを介して、可撓性絶縁性基板のリードパターン形成
側の面に形成されたランド部と電気的に接続されている
ランド部は、半導体素子電極引き出しり一ドバクーンと
は別の位置に形成され、半導体素子パッケージを配線回
路基板等に搭載する際に、ランド部を外部回路に対面さ
せて接続できるようになっている。ランド部は、1個所
であってもよいし、複数個所に形成されていてもよい。
っても、リードパターンのエツチング液に侵され易い金
属の場合はマスキングが必要である請求項3記載の発明
は、請求項1記載の半導体素子パッケージにおいて、シ
ールド金属層が、可撓性絶縁性基板を貫通するスルーホ
ールを介して、可撓性絶縁性基板のリードパターン形成
側の面に形成されたランド部と電気的に接続されている
ランド部は、半導体素子電極引き出しり一ドバクーンと
は別の位置に形成され、半導体素子パッケージを配線回
路基板等に搭載する際に、ランド部を外部回路に対面さ
せて接続できるようになっている。ランド部は、1個所
であってもよいし、複数個所に形成されていてもよい。
ランド部やスルーホールの具体的形状や構造は、通常の
回路基板等と同様のもので実施される。
回路基板等と同様のもので実施される。
請求項4記載の半導体素子パッケージ搭載配線回路基板
は、請求項1記載の半導体素子パッケージを搭載した配
線回路基板であって、半導体素子パッケージのシールド
金属層で覆われていない個所の基板表面にシールド金属
層が形成されている配線回路基板の基本的な構造は、各
種の電子機器類に組み込まれて利用されている通常の配
線回路基板の構造が適用できる。配線回路基板としては
、1枚の基板の片面もしくは両面に配線回路が形成され
たものや、複数層の絶縁層と配線回路とが積層された多
層回路板等が自由に使用できる。
は、請求項1記載の半導体素子パッケージを搭載した配
線回路基板であって、半導体素子パッケージのシールド
金属層で覆われていない個所の基板表面にシールド金属
層が形成されている配線回路基板の基本的な構造は、各
種の電子機器類に組み込まれて利用されている通常の配
線回路基板の構造が適用できる。配線回路基板としては
、1枚の基板の片面もしくは両面に配線回路が形成され
たものや、複数層の絶縁層と配線回路とが積層された多
層回路板等が自由に使用できる。
半導体素子パッケージは、配線回路基板の表面に搭載固
定され、各リードパターンが配線回路基板表面の配線回
路あるいは内層の配線回路につながるランド部に接続さ
れる。
定され、各リードパターンが配線回路基板表面の配線回
路あるいは内層の配線回路につながるランド部に接続さ
れる。
配線回路基板の表面のうち、半導体素子パッケージ同士
の隙間を通過する電磁波を遮断するために、配線回路基
板の表面にシールド金属層を形成しておく。シールド金
属層は、前記した半導体素子パッケージのシールド金属
層と同様の材料からなり、配線回路基板の表面のうち、
半導体素子パッケージのシールド金属層で覆われていな
い個所全体、もしくは、電磁波の通過を遮断する必要の
ある個所のみにシールド金属層を形成しておけばよい。
の隙間を通過する電磁波を遮断するために、配線回路基
板の表面にシールド金属層を形成しておく。シールド金
属層は、前記した半導体素子パッケージのシールド金属
層と同様の材料からなり、配線回路基板の表面のうち、
半導体素子パッケージのシールド金属層で覆われていな
い個所全体、もしくは、電磁波の通過を遮断する必要の
ある個所のみにシールド金属層を形成しておけばよい。
配線回路基板のシールド金属層と半導体素0
子パッケージのシールド金属層をワイヤポンディング等
で電気的に接続しておけば、電磁シールド効果が一層高
まる。
で電気的に接続しておけば、電磁シールド効果が一層高
まる。
配線回路基板の同一表面に半導体素子パッケージを並べ
て搭載する場合、配線回路基板表面の配線回路形成個所
を避けて半導体素子パッケージを搭載する必要がある。
て搭載する場合、配線回路基板表面の配線回路形成個所
を避けて半導体素子パッケージを搭載する必要がある。
そこで、多層配線回路基板の表面に半導体素子パッケー
ジを搭載接続するランド部を設け、このランド部を内層
の配線回路に接続しておくようにすれば、配線回路基板
表面には配線回路が露出しないので、半導体素子パッケ
ージを自由に配置でき、半導体素子パッケージの搭載効
率を高めることができる。また、半導体素子パッケージ
同士の設置間隔を狭くすることができるので、半導体素
子パッケージ同士の隙間を通して電磁波が通過するのを
阻止することもできる請求項5記載の発明は、請求項1
記載の半導体素子パッケージが搭載された配線回路基板
であって、半導体素子パッケージのシールド金属層が、
配線回路基板に形成されたアース回路に接続されている
。
ジを搭載接続するランド部を設け、このランド部を内層
の配線回路に接続しておくようにすれば、配線回路基板
表面には配線回路が露出しないので、半導体素子パッケ
ージを自由に配置でき、半導体素子パッケージの搭載効
率を高めることができる。また、半導体素子パッケージ
同士の設置間隔を狭くすることができるので、半導体素
子パッケージ同士の隙間を通して電磁波が通過するのを
阻止することもできる請求項5記載の発明は、請求項1
記載の半導体素子パッケージが搭載された配線回路基板
であって、半導体素子パッケージのシールド金属層が、
配線回路基板に形成されたアース回路に接続されている
。
アース回路は、通常の配線回路基板等に形成されている
のと同様の回路である。このアース回路の一部に、半導
体素子パッケージのシールド金属層を接続しておく。接
続方法は、ワイヤポンディングやスルーホール接続等、
通常の配線接続手段が採用できる。また、配線回路基板
の表面に複数の半導体素子パッケージを搭載する場合、
各半導体素子のシールド金属層同士をワイヤボンディン
グ等で電気的に接続しておくとともに、その一部を配線
回路基板のアース回路に接続しておけばよい。
のと同様の回路である。このアース回路の一部に、半導
体素子パッケージのシールド金属層を接続しておく。接
続方法は、ワイヤポンディングやスルーホール接続等、
通常の配線接続手段が採用できる。また、配線回路基板
の表面に複数の半導体素子パッケージを搭載する場合、
各半導体素子のシールド金属層同士をワイヤボンディン
グ等で電気的に接続しておくとともに、その一部を配線
回路基板のアース回路に接続しておけばよい。
請求項6記載の発明は、請求項5記載の半導体素子パッ
ケージ搭載配線回路基板において、アース回路が、配線
回路基板の基板内部に設けられた内層回路であり、シー
ルド金属層がスルーホールを介してこれと接続されてい
る。
ケージ搭載配線回路基板において、アース回路が、配線
回路基板の基板内部に設けられた内層回路であり、シー
ルド金属層がスルーホールを介してこれと接続されてい
る。
配線回路基板として、いわゆる多層配線回路基板を用い
、その内層回路の一部をアース回路とし1 2 て利用する。配線回路基板のシールド金属層と内層アー
ス回路を接続するには、通常の多層配線回路基板で眉間
接続に採用されている、いわゆるスルーホールを利用す
る。スルーホールは、配線回路基板の絶縁層を貫通して
孔をあけ、この貫通孔の内部にメツキ等で導電金属層を
形成して、貫通孔の両面の配線回路を接続するものであ
る。
、その内層回路の一部をアース回路とし1 2 て利用する。配線回路基板のシールド金属層と内層アー
ス回路を接続するには、通常の多層配線回路基板で眉間
接続に採用されている、いわゆるスルーホールを利用す
る。スルーホールは、配線回路基板の絶縁層を貫通して
孔をあけ、この貫通孔の内部にメツキ等で導電金属層を
形成して、貫通孔の両面の配線回路を接続するものであ
る。
半導体素子パッケージのシールド金属層を配線回路基板
の内層アース回路に接続するには、半導体素子パッケー
ジのシールド金属層を、ワイヤボンディング等で配線回
路基板表面のシールド金属層に接続しておいてもよいが
、前記した請求項3記載の発明にかかる半導体素子パッ
ケージを用いれば、より好ましい。すなわち、半導体素
子パッケージとして、可撓性絶縁性基板の片面に形成さ
れたシールド金属層に対し、可撓性絶縁性基板の反対面
で半導体素子の電極引き出しリードパターンとは・別の
位置にランド部が設けられ、可撓性絶縁性基板を貫通ず
るスルーホールで前記ランド部とシールド金属層とが接
続されているものを用いる。そして、配線回路基板への
搭載時に半導体素子パッケージの裏面に配置される前記
ランド部を、配線回路基板のアース回路またはシールド
金属層につながるランド部に対面させて直接に接続する
。配線回路基板のシールド金属層とランド部は、多層配
線回路基板の内層に設けられた内層アース回路とスルー
ボールで接続されている。
の内層アース回路に接続するには、半導体素子パッケー
ジのシールド金属層を、ワイヤボンディング等で配線回
路基板表面のシールド金属層に接続しておいてもよいが
、前記した請求項3記載の発明にかかる半導体素子パッ
ケージを用いれば、より好ましい。すなわち、半導体素
子パッケージとして、可撓性絶縁性基板の片面に形成さ
れたシールド金属層に対し、可撓性絶縁性基板の反対面
で半導体素子の電極引き出しリードパターンとは・別の
位置にランド部が設けられ、可撓性絶縁性基板を貫通ず
るスルーホールで前記ランド部とシールド金属層とが接
続されているものを用いる。そして、配線回路基板への
搭載時に半導体素子パッケージの裏面に配置される前記
ランド部を、配線回路基板のアース回路またはシールド
金属層につながるランド部に対面させて直接に接続する
。配線回路基板のシールド金属層とランド部は、多層配
線回路基板の内層に設けられた内層アース回路とスルー
ボールで接続されている。
請求項1記載の発明によれば、半導体素子パソゲージ自
身にシールド金属層を備えているので、従来のような金
属箱状の電磁シールド体が不要になる。シールド金属層
は可撓性絶縁性基板に予め一体形成しておけるので、製
造が容易である。シールド金属層は、可撓性絶縁性基板
のうち、リードパターンと反対側の面に形成されている
ので、リードパターンの構造や半導体素子の搭載構造等
には全く影響を与えない。シールド金属層は、放熱性が
良いので、半導体素子パッケージ内の熱をシールド金属
層の表面から良好に放熱する作用もある。
身にシールド金属層を備えているので、従来のような金
属箱状の電磁シールド体が不要になる。シールド金属層
は可撓性絶縁性基板に予め一体形成しておけるので、製
造が容易である。シールド金属層は、可撓性絶縁性基板
のうち、リードパターンと反対側の面に形成されている
ので、リードパターンの構造や半導体素子の搭載構造等
には全く影響を与えない。シールド金属層は、放熱性が
良いので、半導体素子パッケージ内の熱をシールド金属
層の表面から良好に放熱する作用もある。
3
4
請求項2記載の発明によれば、リードパターンとは異種
の金属材料でシールド金属層を形成しているので、リー
ドパターンのエツチング形成時に、裏面のシールド金属
層をマスキングしておく工程を無くずことができる。ま
た、半導体素子電極引き出しリードパターンとシールド
金属層とは、それぞれ必要とされる機能が異なるので、
それぞれの目的に適した金属材料を選択して用いること
ができる。
の金属材料でシールド金属層を形成しているので、リー
ドパターンのエツチング形成時に、裏面のシールド金属
層をマスキングしておく工程を無くずことができる。ま
た、半導体素子電極引き出しリードパターンとシールド
金属層とは、それぞれ必要とされる機能が異なるので、
それぞれの目的に適した金属材料を選択して用いること
ができる。
請求項3記載の発明によれば、半導体素子パッケージを
配線回路基板等に搭載する時に、外部回路に対面する半
導体素子電極引き出しリードパターンと同じ面に形成さ
れたランド部を利用して、シールド金属層を直接外部の
アース回路に接続することができ、シールド金属層と外
部アース回路との接続が容易になり、半導体素子パッケ
ージの搭載作業も簡単になる。
配線回路基板等に搭載する時に、外部回路に対面する半
導体素子電極引き出しリードパターンと同じ面に形成さ
れたランド部を利用して、シールド金属層を直接外部の
アース回路に接続することができ、シールド金属層と外
部アース回路との接続が容易になり、半導体素子パッケ
ージの搭載作業も簡単になる。
請求項4記載の発明によれば、配線回路基板の表面に前
記請求項1記載のシールド金属層を備えた半導体素子パ
ッケージが搭載されているとともに、半導体素子パッケ
ージのシールド金属層で覆われていない個所の基板表面
にもシールド金属層が設けられているので、配線回路基
板の表面全体がシールド金属層で覆われることになり、
配線回路基板全面で電磁波を遮断でき、電磁シールド効
果がより高くなる。
記請求項1記載のシールド金属層を備えた半導体素子パ
ッケージが搭載されているとともに、半導体素子パッケ
ージのシールド金属層で覆われていない個所の基板表面
にもシールド金属層が設けられているので、配線回路基
板の表面全体がシールド金属層で覆われることになり、
配線回路基板全面で電磁波を遮断でき、電磁シールド効
果がより高くなる。
請求項5記載の発明によれば、シールド金属層を通過し
ようとする電磁波が、全てアース回路へと流されて除去
されてしまうので、シールド金属層の電磁シールド効果
が一層向上する。
ようとする電磁波が、全てアース回路へと流されて除去
されてしまうので、シールド金属層の電磁シールド効果
が一層向上する。
請求項6記載の発明によれば、アース回路を配線回路基
板の内層に形成し、この内層アース回路と基板表面のシ
ールド金属層をスルーホール接続しているので、基板表
面には、アース回路の設置スペースやアース回路とシー
ルド金属層を接続するための広いスペースを設定する必
要がない。その結果、配線回路基板の表面に形成する配
線回路やシールド金属層、あるいは、基板表面に搭載す
る半導体素子パッケージ等を、互いに密接させて高密度
に配置することが可能になる。
板の内層に形成し、この内層アース回路と基板表面のシ
ールド金属層をスルーホール接続しているので、基板表
面には、アース回路の設置スペースやアース回路とシー
ルド金属層を接続するための広いスペースを設定する必
要がない。その結果、配線回路基板の表面に形成する配
線回路やシールド金属層、あるいは、基板表面に搭載す
る半導体素子パッケージ等を、互いに密接させて高密度
に配置することが可能になる。
5
6
〔実 施 例〕
ついで、この発明の実施例を、図面を参照しながら以下
に詳しく説明する。
に詳しく説明する。
第1図は、バンプ構造のパッケージを示しており、ポリ
イミド樹脂フィルムからなる可視性絶縁性基板10は、
半導体素子30を搭載する中央部分から、四方に向けて
突出する足状部11を備えており、平面形がほぼ十字状
をなしている。可撓性絶縁性基板100片面には、Cu
箔が積層され、このCu箔からのパターン形成によりリ
ードパターン20が設けられている。第1図(b)には
、リードパターン20の形成パターンが表されている。
イミド樹脂フィルムからなる可視性絶縁性基板10は、
半導体素子30を搭載する中央部分から、四方に向けて
突出する足状部11を備えており、平面形がほぼ十字状
をなしている。可撓性絶縁性基板100片面には、Cu
箔が積層され、このCu箔からのパターン形成によりリ
ードパターン20が設けられている。第1図(b)には
、リードパターン20の形成パターンが表されている。
リードパターン20は、半導体素子30の複数の電極に
対して、それぞれリードパターン20が設けられ、リー
ドパターン20の外周部分は、可撓性絶縁性基板10の
足状部11の先端まで形成されている。
対して、それぞれリードパターン20が設けられ、リー
ドパターン20の外周部分は、可撓性絶縁性基板10の
足状部11の先端まで形成されている。
可撓性絶縁性基板10のうち、リードパターン20の形
成面と反対側の面には、全面にわたってNiNからなる
シールド金属[60が形成されている。
成面と反対側の面には、全面にわたってNiNからなる
シールド金属[60が形成されている。
このような可撓性絶縁性基板10に対して、半導体素子
30が搭載され、可撓性絶縁性基板10のリードパター
ン20の中央側端部にバンプ70を介して半導体素子3
0の電極が接合されている。バンプ70には、AuやN
tその他の通常のバンプ材料が用いられる。バンプ接続
は、通常の実装技術における各種方法で実施される。例
えば、可撓性絶縁性基板10と半導体素子30を互いに
加圧しながら加熱するという方法で実施される。
30が搭載され、可撓性絶縁性基板10のリードパター
ン20の中央側端部にバンプ70を介して半導体素子3
0の電極が接合されている。バンプ70には、AuやN
tその他の通常のバンプ材料が用いられる。バンプ接続
は、通常の実装技術における各種方法で実施される。例
えば、可撓性絶縁性基板10と半導体素子30を互いに
加圧しながら加熱するという方法で実施される。
可撓性絶縁性基板10に搭載固定された半導体素子30
の周囲が、エポキシ樹脂からなる封止樹脂50で覆われ
、これにより半導体素子30が密封されている。但し、
可撓性絶縁性基板10の四方の足状部11は封止樹脂5
0で覆われず露出している。この露出した足状部11は
、図示のように、封止樹脂50の外で下方に折曲され、
さらに先端が水平方向を向くように折曲されている。こ
の足状部11の水平端が配線回路基板の配線回路等に接
続される。
の周囲が、エポキシ樹脂からなる封止樹脂50で覆われ
、これにより半導体素子30が密封されている。但し、
可撓性絶縁性基板10の四方の足状部11は封止樹脂5
0で覆われず露出している。この露出した足状部11は
、図示のように、封止樹脂50の外で下方に折曲され、
さらに先端が水平方向を向くように折曲されている。こ
の足状部11の水平端が配線回路基板の配線回路等に接
続される。
7
8
このような構造の半導体素子パッケージPは、第1図(
a)に示す姿勢で配線回路基板の上に搭載されるので、
可撓性絶縁性基板10の裏面に半導体素子30が吊り下
げられたような状態になり、可撓性絶縁性基板10のシ
ールド金属層60で半導体素子30の上方から側方まで
を完全に覆うことになる。したがって、外部環境からの
電磁波は可撓性絶縁性基板10のシールド金属層60で
確実に遮断されて、半導体素子30に影響を与えないよ
うになっている。また、半導体素子30で発生する電磁
波が外部に漏れるのも、シールド金属層60で確実に阻
止できる。
a)に示す姿勢で配線回路基板の上に搭載されるので、
可撓性絶縁性基板10の裏面に半導体素子30が吊り下
げられたような状態になり、可撓性絶縁性基板10のシ
ールド金属層60で半導体素子30の上方から側方まで
を完全に覆うことになる。したがって、外部環境からの
電磁波は可撓性絶縁性基板10のシールド金属層60で
確実に遮断されて、半導体素子30に影響を与えないよ
うになっている。また、半導体素子30で発生する電磁
波が外部に漏れるのも、シールド金属層60で確実に阻
止できる。
第2図は、ワイヤボンディング構造のパッケージを示し
ており、基本的な構造は、前記した第1図の実施例と同
じであるので、以下では主として相違点を説明する。
ており、基本的な構造は、前記した第1図の実施例と同
じであるので、以下では主として相違点を説明する。
可撓性絶縁性基板10に形成されたリードパターン】0
は、中央側が半導体素子30の下面部分まで形成されて
おらず、半導体素子30の外周の少し外側まで形成され
ている。半導体素子30は、ハンダ接合等で可撓性絶縁
性基板10の中央部分に搭載固定されている。半導体素
子30の表面側に配置された電極とリードパターン20
の内端部分が、AuやCu等の導体金属の細線からなる
ボンディングワイヤ40を用いて接続されている。封止
樹脂50は、ボンディングワイヤ4oまで覆うように形
成されている。この半導体素子30とリードパターン1
0の接続構造の相違以外は、前記した実施例と全く同様
の構造であり、説明を省略する。
は、中央側が半導体素子30の下面部分まで形成されて
おらず、半導体素子30の外周の少し外側まで形成され
ている。半導体素子30は、ハンダ接合等で可撓性絶縁
性基板10の中央部分に搭載固定されている。半導体素
子30の表面側に配置された電極とリードパターン20
の内端部分が、AuやCu等の導体金属の細線からなる
ボンディングワイヤ40を用いて接続されている。封止
樹脂50は、ボンディングワイヤ4oまで覆うように形
成されている。この半導体素子30とリードパターン1
0の接続構造の相違以外は、前記した実施例と全く同様
の構造であり、説明を省略する。
第3図は、上記のような半導体素子パッケージPを配線
回路基板に搭載した半導体素子パッケージ搭載配線回路
基板の構造を示している。
回路基板に搭載した半導体素子パッケージ搭載配線回路
基板の構造を示している。
配線回路基板80ば、ガラス繊維強化樹脂やセラミック
等からなる絶縁層81の表面に、Cu等の導体金属から
なる配線回路82が形成されているものであり、従来の
通常の配線回路基板と基本的には同じ構造のものである
。
等からなる絶縁層81の表面に、Cu等の導体金属から
なる配線回路82が形成されているものであり、従来の
通常の配線回路基板と基本的には同じ構造のものである
。
配線回路基板80の所定の位置で、半導体素子パッケー
ジPのリードパターン20端部を配線口9 0 路82に接合することによって、電気的な接続を果たす
とともに、半導体素子パッケージPを配線回路基板80
に固定している。複数の半導体素子パッケージPのシー
ルド金属層60をボンディングワイヤ41で電気的に接
続しているとともに、シールド金属層60の一部を、配
線回路基板80に設けられたアース回路83にボンディ
ングワイヤ41で電気的に接続している。アース回路8
3と配線回路82とは絶縁部84で確実に絶縁分離され
ており、ボンディングワイヤ41による接続個所は、樹
脂等の保護材85で覆って保護されている。
ジPのリードパターン20端部を配線口9 0 路82に接合することによって、電気的な接続を果たす
とともに、半導体素子パッケージPを配線回路基板80
に固定している。複数の半導体素子パッケージPのシー
ルド金属層60をボンディングワイヤ41で電気的に接
続しているとともに、シールド金属層60の一部を、配
線回路基板80に設けられたアース回路83にボンディ
ングワイヤ41で電気的に接続している。アース回路8
3と配線回路82とは絶縁部84で確実に絶縁分離され
ており、ボンディングワイヤ41による接続個所は、樹
脂等の保護材85で覆って保護されている。
第4図に示す実施例は、上記第3図の実施例と、配線回
路基板80の構造が異なるものである。
路基板80の構造が異なるものである。
配線回路基板80は、2層の絶縁N81が、間に配線回
路82を挟んで積層された複層回路基板の構造を備えて
いる。半導体素子パッケージPのリードパターン20は
、配線回路基@80表面のランド部86に接合されてい
るともに、このランド部86が絶縁層81を貫通ずるス
ルーホール87を通じて、内層の配線回路82に接続さ
れているこのように、配線回路基板80の表面にはラン
ド部86のみが形成されていて、配線回路82が露出し
ていなければ、配線回路基板8oの表面に半導体素子パ
ッケージPを搭載するスペースが自由に取れる。すなわ
ち、配線回路基板80の表面で配線回路82の形成個所
を避けて半導体素子パッケージPを搭載しようとすると
、搭載場所に制約を受け、半導体素子パッケージP同士
の間隔が広くおいてしまう。そうすると、半導体素子パ
ッケージP同士の隙間を通って、電磁波が配線回路基板
80側に侵入したり、配線回路基板80側で発生した電
磁波が外方に抜は出て行き易くなる。
路82を挟んで積層された複層回路基板の構造を備えて
いる。半導体素子パッケージPのリードパターン20は
、配線回路基@80表面のランド部86に接合されてい
るともに、このランド部86が絶縁層81を貫通ずるス
ルーホール87を通じて、内層の配線回路82に接続さ
れているこのように、配線回路基板80の表面にはラン
ド部86のみが形成されていて、配線回路82が露出し
ていなければ、配線回路基板8oの表面に半導体素子パ
ッケージPを搭載するスペースが自由に取れる。すなわ
ち、配線回路基板80の表面で配線回路82の形成個所
を避けて半導体素子パッケージPを搭載しようとすると
、搭載場所に制約を受け、半導体素子パッケージP同士
の間隔が広くおいてしまう。そうすると、半導体素子パ
ッケージP同士の隙間を通って、電磁波が配線回路基板
80側に侵入したり、配線回路基板80側で発生した電
磁波が外方に抜は出て行き易くなる。
そこで、この実施例のように、配線回路82を内層に形
成しておけば、配線回路基板80の表面に半導体素子パ
ッケージP同士を密接して搭載できるので、半導体素子
パッケージP同士の隙間が無くなり、電磁波が通過でき
なくなるので、電磁シールド効果が高まるのである。ま
た、半導体素子1 2 パッケージPの搭載効率が高まり、配線回路82の形成
密度も高くなるので、配線回路基板80の小型化、高密
度化も図れる。
成しておけば、配線回路基板80の表面に半導体素子パ
ッケージP同士を密接して搭載できるので、半導体素子
パッケージP同士の隙間が無くなり、電磁波が通過でき
なくなるので、電磁シールド効果が高まるのである。ま
た、半導体素子1 2 パッケージPの搭載効率が高まり、配線回路82の形成
密度も高くなるので、配線回路基板80の小型化、高密
度化も図れる。
第5図に示す実施例は、半導体素子パッケージPだけで
なく、配線回路基板80の表面にもシールド金属層90
を形成したものである。配線回路基板80の表面にはラ
ンド部86が設けられ、このランド部86に半導体素子
パッケージPが搭載接続されているのは前記実施例と同
様である。
なく、配線回路基板80の表面にもシールド金属層90
を形成したものである。配線回路基板80の表面にはラ
ンド部86が設けられ、このランド部86に半導体素子
パッケージPが搭載接続されているのは前記実施例と同
様である。
この実施例では、配線回路基板80の表面に、ランド部
86とは別にシールド金属層90を形成している。シー
ルド金属N90は、ランド部86に半導体素子パッケー
ジPを搭載した状態で、半導体素子パッケージPのシー
ルド金属N60が覆うことのできない、配線回路基板8
0の表面全体を覆うように形成されている。シールド金
属層90は樹脂等の保護材91で覆われて保護されてい
る。
86とは別にシールド金属層90を形成している。シー
ルド金属N90は、ランド部86に半導体素子パッケー
ジPを搭載した状態で、半導体素子パッケージPのシー
ルド金属N60が覆うことのできない、配線回路基板8
0の表面全体を覆うように形成されている。シールド金
属層90は樹脂等の保護材91で覆われて保護されてい
る。
このように、配線回路基板80の表面全体が、シールド
金属N60またはシールド金属層90の何れかで覆われ
ていれば、電磁波が配線回路基板80を通過するのを確
実に阻止することができる第6図に示す実施例は、上記
第5図の実施例の構造を一部変更したものである。すな
わち、配線回路基板80表面のシールド金属jit90
と半導体素子パッケージPのシールド金属層60が、順
次、ボンディングワイヤで電気的に接続されており、そ
の一端はアース回路(図示せず)に接続されている。
金属N60またはシールド金属層90の何れかで覆われ
ていれば、電磁波が配線回路基板80を通過するのを確
実に阻止することができる第6図に示す実施例は、上記
第5図の実施例の構造を一部変更したものである。すな
わち、配線回路基板80表面のシールド金属jit90
と半導体素子パッケージPのシールド金属層60が、順
次、ボンディングワイヤで電気的に接続されており、そ
の一端はアース回路(図示せず)に接続されている。
このように、シールド金属層60および90の全体が一
体的に接続されてアースされていると、電磁シールド効
果がより高くなる。
体的に接続されてアースされていると、電磁シールド効
果がより高くなる。
第7図および第8図に示す実施例は、配線回路基板80
のシールド金属層90と半導体素子パッケージPのアー
ス接続の方法が、前記第6図の実施例と異なる。
のシールド金属層90と半導体素子パッケージPのアー
ス接続の方法が、前記第6図の実施例と異なる。
まず、第7図に示すように、半導体素子パッケージPの
可撓性絶縁性基板10の足状部11の先端近くで、リー
ドパターン20の形成面に、リ一3 4 ドパターン20とは別にシールド金属層60接続用のラ
ンド部62が形成され、このランド部62とシールド金
属層60が、可撓性絶縁性基板lOを貫通するスルーホ
ール63で電気的に接続されている。
可撓性絶縁性基板10の足状部11の先端近くで、リー
ドパターン20の形成面に、リ一3 4 ドパターン20とは別にシールド金属層60接続用のラ
ンド部62が形成され、このランド部62とシールド金
属層60が、可撓性絶縁性基板lOを貫通するスルーホ
ール63で電気的に接続されている。
第8図は、上記のような構造の半導体素子パッケージP
が配線回路基板80に搭載された状態を示し、配線回路
基板80の表面のうち、半導体素子パッケージPのラン
ド部62に対応する位置には接続用ランド部92が形成
されているとともに、このランド部92から絶縁層81
を貫通するスルーホール94を経て、絶縁1ii81.
81の間に挟まれた内層のアース回路93まで電気的に
接続されている。配線回路基板80の表面のうち1.半
導体素子パッケージPのシールド金属層60で覆われて
いない個所には、前記同様のシールド金属層90が形成
されており、このシールド金属N90も、スルーホール
94を経て内層アース回路93に接続されている。なお
、半導体素子パッケージPの半導体素子30の各電極に
接続されたり−ドパターン20は、配線回路基板80の
表面の配線回路用のランド部86に接続され、配線回路
基板80の表面もしくは多層配線回路基板の内層に形成
された配線回路(図示せず)へと接続されている。
が配線回路基板80に搭載された状態を示し、配線回路
基板80の表面のうち、半導体素子パッケージPのラン
ド部62に対応する位置には接続用ランド部92が形成
されているとともに、このランド部92から絶縁層81
を貫通するスルーホール94を経て、絶縁1ii81.
81の間に挟まれた内層のアース回路93まで電気的に
接続されている。配線回路基板80の表面のうち1.半
導体素子パッケージPのシールド金属層60で覆われて
いない個所には、前記同様のシールド金属層90が形成
されており、このシールド金属N90も、スルーホール
94を経て内層アース回路93に接続されている。なお
、半導体素子パッケージPの半導体素子30の各電極に
接続されたり−ドパターン20は、配線回路基板80の
表面の配線回路用のランド部86に接続され、配線回路
基板80の表面もしくは多層配線回路基板の内層に形成
された配線回路(図示せず)へと接続されている。
上記実施例の場合、前記第6図の実施例に比べて、ボン
ディングワイヤによる接続作業が不要で作業性が良好に
なり接続性能も高(なる。また、半導体素子パッケージ
P同士の間隔、あるいは、半導体素子パッケージPと配
線回路基板80のシールド金属層90との間隔が極めて
狭くなっており、電磁波が漏れる隙間がほとんどない。
ディングワイヤによる接続作業が不要で作業性が良好に
なり接続性能も高(なる。また、半導体素子パッケージ
P同士の間隔、あるいは、半導体素子パッケージPと配
線回路基板80のシールド金属層90との間隔が極めて
狭くなっており、電磁波が漏れる隙間がほとんどない。
以上に述べた、この発明のうち、請求項1記載の半導体
素子パッケージによれば、パッケージを構成する可撓性
絶縁性基板にシールド金属層を備えており、可視性絶縁
性基板に搭載された半導体素子をシールド金属層で確実
に電磁シールドしておくことができる。したがって、従
来のように、配線回路基板に搭載された半導体素子パッ
ケージ5 6 の外側に、嵩の高い箱状の電磁シールド体を取り付ける
ような面倒な作業がいらない。シールド金属層は、可撓
性絶縁性基板のうち、リードパターンを形成しない面に
設けているので、リードパターンの構造や半導体素子の
搭載構造には全く影響がない。シールド金属層の厚みは
極めて薄く、しかも、可撓性絶縁性基板の表面に形成さ
れているので、半導体素子パッケージ全体の寸法が増え
たり、製造が複雑になる心配もなく、製造コストも極め
て安価である。さらに、可撓性絶縁性基板の表面が、放
熱性の良いシールド金属層で覆われることになるので、
半導体素子等から発生する熱を良好に放熱することがで
き、半導体素子パッケージ全体の放熱性能を向上させる
効果もある。
素子パッケージによれば、パッケージを構成する可撓性
絶縁性基板にシールド金属層を備えており、可視性絶縁
性基板に搭載された半導体素子をシールド金属層で確実
に電磁シールドしておくことができる。したがって、従
来のように、配線回路基板に搭載された半導体素子パッ
ケージ5 6 の外側に、嵩の高い箱状の電磁シールド体を取り付ける
ような面倒な作業がいらない。シールド金属層は、可撓
性絶縁性基板のうち、リードパターンを形成しない面に
設けているので、リードパターンの構造や半導体素子の
搭載構造には全く影響がない。シールド金属層の厚みは
極めて薄く、しかも、可撓性絶縁性基板の表面に形成さ
れているので、半導体素子パッケージ全体の寸法が増え
たり、製造が複雑になる心配もなく、製造コストも極め
て安価である。さらに、可撓性絶縁性基板の表面が、放
熱性の良いシールド金属層で覆われることになるので、
半導体素子等から発生する熱を良好に放熱することがで
き、半導体素子パッケージ全体の放熱性能を向上させる
効果もある。
請求項2記載の半導体素子パッケージによれば、可撓性
絶縁性基板のリードパターンをエツチング形成するとき
に、シールド金属層のマスキング作業を行わなくてもよ
いので、簡単かつ安価にシールド金属層付きの可撓性絶
縁性基板を製造でき、シールド性の高い半導体素子パッ
ケージを容易かつ安価に提供できる。また、シールド金
属層として、リードパターンの材料とは異なる、電磁シ
ールド効果の高い材料を自由に選択して使用できるので
、半導体素子パッケージのシールド性をより高めること
ができる。
絶縁性基板のリードパターンをエツチング形成するとき
に、シールド金属層のマスキング作業を行わなくてもよ
いので、簡単かつ安価にシールド金属層付きの可撓性絶
縁性基板を製造でき、シールド性の高い半導体素子パッ
ケージを容易かつ安価に提供できる。また、シールド金
属層として、リードパターンの材料とは異なる、電磁シ
ールド効果の高い材料を自由に選択して使用できるので
、半導体素子パッケージのシールド性をより高めること
ができる。
請求項3記載の半導体素子パッケージによれば、ランド
部を直接外部のアース回路に接続するだけで、シールド
金属層とアース回路との電気的接続が果たせるので、半
導体素子パッケージの搭載作業、特に、シールド金属層
のアース接続作業が簡単に行える。
部を直接外部のアース回路に接続するだけで、シールド
金属層とアース回路との電気的接続が果たせるので、半
導体素子パッケージの搭載作業、特に、シールド金属層
のアース接続作業が簡単に行える。
請求項4記載の半導体素子パッケージ搭載配線回路基板
によれば、シールド金属層を備えた請求項1記載の半導
体素子パッケージを搭載するとともに、配線回路基板に
もシールド金属層を設げているので、配線回路基板の全
面にわかって確実な電磁シールド効果を発揮させること
が可能になる。したがって、配線回路基板に搭載された
半導体素子は勿論のこと、配線回路基板の上下に配置さ
れる各種の電子部品や電気回路に対しても、良好7 8 な電磁シールド効果を発揮させることが可能になる。
によれば、シールド金属層を備えた請求項1記載の半導
体素子パッケージを搭載するとともに、配線回路基板に
もシールド金属層を設げているので、配線回路基板の全
面にわかって確実な電磁シールド効果を発揮させること
が可能になる。したがって、配線回路基板に搭載された
半導体素子は勿論のこと、配線回路基板の上下に配置さ
れる各種の電子部品や電気回路に対しても、良好7 8 な電磁シールド効果を発揮させることが可能になる。
請求項5記載の半導体素子パッケージ搭載配線回路基板
によれば、電磁シールド作用を果たすシルト金属層をア
ースしておくことによって、電磁シールド効果がより向
上する。
によれば、電磁シールド作用を果たすシルト金属層をア
ースしておくことによって、電磁シールド効果がより向
上する。
請求項6記載の半導体素子パッケージ搭載配線回路基板
によれば、配線回路基板の表面には、アース回路の形成
スペースおよびアース回路とシールド金属層との接続の
だめのスペースがほとんどいらず、半導体素子パッケー
ジおよびシールド金属層を、極めて密接させてほとんど
隙間なく配置することが可能になるので、半導体素子パ
ッケージの搭載密度が高くなり、配線回路基板の高密度
化および小型化を図ることができる。
によれば、配線回路基板の表面には、アース回路の形成
スペースおよびアース回路とシールド金属層との接続の
だめのスペースがほとんどいらず、半導体素子パッケー
ジおよびシールド金属層を、極めて密接させてほとんど
隙間なく配置することが可能になるので、半導体素子パ
ッケージの搭載密度が高くなり、配線回路基板の高密度
化および小型化を図ることができる。
第1図(a)、 (b)はこの発明にかかる実施例の半
導体素子パッケージを示し、第1図(alは断面図、第
1図(blは平面図、第2図tag、 tb+は半導体
素子パッケージの別の実施例を示し、第2図(a)は断
面図、第2図(blは平面図、第3図は半導体素子パッ
ケージ搭載配線回路基板の実施例を示す断面図、第4図
〜第6図はそれぞれ別の実施例を示す断面図、第7図t
ag、 (b)は半導体素子パッケージの別の実施例を
示し、第7図(alは半導体素子パッケージの平面図、
第7図fblは前回■−■線拡大断面図、第8図は第7
図の半導体素子パッケージを搭載した配線回路基板の断
面図、第9図は従来例の断面図である。 10・・・可撓性絶縁性基板 20・・・リードパター
ン 30・・・半導体素子 60・・・シールド金属層
80・・・配線回路基板 90・・・シールド金属層
P・・・半導体素子パッケージ
導体素子パッケージを示し、第1図(alは断面図、第
1図(blは平面図、第2図tag、 tb+は半導体
素子パッケージの別の実施例を示し、第2図(a)は断
面図、第2図(blは平面図、第3図は半導体素子パッ
ケージ搭載配線回路基板の実施例を示す断面図、第4図
〜第6図はそれぞれ別の実施例を示す断面図、第7図t
ag、 (b)は半導体素子パッケージの別の実施例を
示し、第7図(alは半導体素子パッケージの平面図、
第7図fblは前回■−■線拡大断面図、第8図は第7
図の半導体素子パッケージを搭載した配線回路基板の断
面図、第9図は従来例の断面図である。 10・・・可撓性絶縁性基板 20・・・リードパター
ン 30・・・半導体素子 60・・・シールド金属層
80・・・配線回路基板 90・・・シールド金属層
P・・・半導体素子パッケージ
Claims (1)
- 【特許請求の範囲】 1、可撓性絶縁性基板の片面にリードパターンが形成さ
れて半導体素子が搭載され、半導体素子の各電極とリー
ドパターンとが電気的に接続されている半導体素子パッ
ケージであって、前記可撓性絶縁性基板の、リードパタ
ーン形成面とは反対側の面に電磁シールド用のシールド
金属層が形成されている半導体素子パッケージ。 2、リードパターンとシールド金属層が、異種の金属材
料で形成されている請求項1記載の半導体素子パッケー
ジ。 3、シールド金属層が、可撓性絶縁性基板を貫通するス
ルーホールを介して、可撓性絶縁性基板のリードパター
ン形成側の面に形成されたランド部と電気的に接続され
ている請求項1記載の半導体素子パッケージ。 4、請求項1記載の半導体素子パッケージが搭載された
配線回路基板であって、半導体素子パッケージのシール
ド金属層で覆われていない個所の基板表面にシールド金
属層が設けられている半導体素子パッケージ搭載配線回
路基板。 5、請求項1記載の半導体素子パッケージが搭載された
配線回路基板であって、半導体素子パッケージのシール
ド金属層が、配線回路基板に形成されたアース回路に接
続されている半導体素子パッケージ搭載配線回路基板。 6、アース回路が、配線回路基板の基板内部に設けられ
た内層回路であり、シールド金属層がスルーホールを介
してこれと接続されている請求項5記載の半導体素子パ
ッケージ搭載配線回路基板。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1259203A JPH03120746A (ja) | 1989-10-03 | 1989-10-03 | 半導体素子パッケージおよび半導体素子パッケージ搭載配線回路基板 |
KR1019900015386A KR930004248B1 (ko) | 1989-10-03 | 1990-09-27 | 반도체소자패키지 및 반도체소자패키지 탑재배선회로기판 |
EP19900118860 EP0421343A3 (en) | 1989-10-03 | 1990-10-02 | Semiconductor element package and semiconductor element package mounting distributing circuit basic plate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1259203A JPH03120746A (ja) | 1989-10-03 | 1989-10-03 | 半導体素子パッケージおよび半導体素子パッケージ搭載配線回路基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03120746A true JPH03120746A (ja) | 1991-05-22 |
Family
ID=17330821
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1259203A Pending JPH03120746A (ja) | 1989-10-03 | 1989-10-03 | 半導体素子パッケージおよび半導体素子パッケージ搭載配線回路基板 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0421343A3 (ja) |
JP (1) | JPH03120746A (ja) |
KR (1) | KR930004248B1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6392143B1 (en) | 1999-01-18 | 2002-05-21 | Kabushiki Kaisha Toshiba | Flexible package having very thin semiconductor chip, module and multi chip module (MCM) assembled by the package, and method for manufacturing the same |
US10211190B2 (en) * | 2016-03-24 | 2019-02-19 | Samsung Electronics Co., Ltd. | Semiconductor packages having reduced stress |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0521655A (ja) * | 1990-11-28 | 1993-01-29 | Mitsubishi Electric Corp | 半導体装置および半導体装置用パツケージ |
US5175613A (en) * | 1991-01-18 | 1992-12-29 | Digital Equipment Corporation | Package for EMI, ESD, thermal, and mechanical shock protection of circuit chips |
US5352925A (en) * | 1991-03-27 | 1994-10-04 | Kokusai Electric Co., Ltd. | Semiconductor device with electromagnetic shield |
WO1994003036A1 (en) | 1992-07-24 | 1994-02-03 | Tessera, Inc. | Semiconductor connection components and methods with releasable lead support |
US5977618A (en) | 1992-07-24 | 1999-11-02 | Tessera, Inc. | Semiconductor connection components and methods with releasable lead support |
US5399902A (en) * | 1993-03-04 | 1995-03-21 | International Business Machines Corporation | Semiconductor chip packaging structure including a ground plane |
CN1103179C (zh) * | 1995-09-18 | 2003-03-12 | 德塞拉股份有限公司 | 微电子连接元件以及包含该元件的组件 |
US6239384B1 (en) * | 1995-09-18 | 2001-05-29 | Tessera, Inc. | Microelectric lead structures with plural conductors |
DE19635071C1 (de) * | 1996-08-30 | 1997-08-28 | Telefunken Microelectron | Anordnung zur Abschirmung einer mikroelektronischen Schaltung eines integrierten Schaltkreises |
AU6878398A (en) | 1997-04-02 | 1998-10-22 | Tessera, Inc. | Chip with internal signal routing in external element |
US6687842B1 (en) | 1997-04-02 | 2004-02-03 | Tessera, Inc. | Off-chip signal routing between multiply-connected on-chip electronic elements via external multiconductor transmission line on a dielectric element |
DE19920593B4 (de) | 1999-05-05 | 2006-07-13 | Assa Abloy Identification Technology Group Ab | Chipträger für ein Chipmodul und Verfahren zur Herstellung des Chipmoduls |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR1326549A (fr) * | 1962-03-29 | 1963-05-10 | Lignes Telegraph Telephon | Perfectionnements aux circuits électriques à haute fréquence |
DE1466310C3 (de) * | 1965-01-18 | 1975-07-31 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Abgeschirmte Baugruppe für die elektrische Nachrichten- und Meßtechnik |
US4147889A (en) * | 1978-02-28 | 1979-04-03 | Amp Incorporated | Chip carrier |
DE2829515C2 (de) * | 1978-07-05 | 1983-04-28 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Schaltungsplatte für Baugruppen von Geräten der Nachrichtentechnik |
EP0293838A3 (en) * | 1987-06-02 | 1989-09-06 | Kabushiki Kaisha Toshiba | Ic package for high-speed semiconductor integrated circuit device |
US4801999A (en) * | 1987-07-15 | 1989-01-31 | Advanced Micro Devices, Inc. | Integrated circuit lead frame assembly containing voltage bussing and distribution to an integrated circuit die using tape automated bonding with two metal layers |
JPS6430297A (en) * | 1987-07-27 | 1989-02-01 | Ibiden Co Ltd | Shielded package for surface mounting component |
JPS6445134A (en) * | 1987-08-14 | 1989-02-17 | Hitachi Ltd | Semiconductor device |
US4827376A (en) * | 1987-10-05 | 1989-05-02 | Olin Corporation | Heat dissipating interconnect tape for use in tape automated bonding |
JP2507485B2 (ja) * | 1987-10-09 | 1996-06-12 | 株式会社東芝 | 半導体集積回路装置 |
JPH01135099A (ja) * | 1987-11-20 | 1989-05-26 | Ibiden Co Ltd | 電子回路パッケージ |
US4937707A (en) * | 1988-05-26 | 1990-06-26 | International Business Machines Corporation | Flexible carrier for an electronic device |
JPH02187093A (ja) * | 1989-01-13 | 1990-07-23 | Toshiba Corp | 印刷配線板 |
US4904968A (en) * | 1989-04-07 | 1990-02-27 | Tektronix, Inc. | Circuit board configuration for reducing signal distortion |
-
1989
- 1989-10-03 JP JP1259203A patent/JPH03120746A/ja active Pending
-
1990
- 1990-09-27 KR KR1019900015386A patent/KR930004248B1/ko not_active IP Right Cessation
- 1990-10-02 EP EP19900118860 patent/EP0421343A3/en not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6392143B1 (en) | 1999-01-18 | 2002-05-21 | Kabushiki Kaisha Toshiba | Flexible package having very thin semiconductor chip, module and multi chip module (MCM) assembled by the package, and method for manufacturing the same |
US10211190B2 (en) * | 2016-03-24 | 2019-02-19 | Samsung Electronics Co., Ltd. | Semiconductor packages having reduced stress |
Also Published As
Publication number | Publication date |
---|---|
KR910008824A (ko) | 1991-05-31 |
KR930004248B1 (ko) | 1993-05-22 |
EP0421343A2 (en) | 1991-04-10 |
EP0421343A3 (en) | 1993-03-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5359222A (en) | TCP type semiconductor device capable of preventing crosstalk | |
JP2565300B2 (ja) | 半導体装置 | |
US10319685B2 (en) | EMI shielded integrated circuit packages and methods of making the same | |
JPH10303331A (ja) | ボール・グリッド・アレイ・モジュール | |
KR20010023771A (ko) | 차폐된 탄성표면파 패키지 | |
JPH03120746A (ja) | 半導体素子パッケージおよび半導体素子パッケージ搭載配線回路基板 | |
WO2018101381A1 (ja) | 高周波モジュール | |
JPH10214923A (ja) | チップ・オン・ボード遮蔽構造およびその製造方法 | |
JP2001267710A (ja) | 電子回路装置および多層プリント配線板 | |
JP3082579B2 (ja) | シールドケース | |
JPH1056101A (ja) | スルーホールおよびバイアの相互接続をもたないボール・グリッド・アレイ・パッケージ | |
JP2005050868A (ja) | 電子装置 | |
JP2001044305A (ja) | 半導体装置 | |
JP2677213B2 (ja) | 半導体集積回路装置 | |
JP2001291817A (ja) | 電子回路装置および多層プリント配線板 | |
CN112908963B (zh) | 基板结构、制备方法及电子产品 | |
JP2734625B2 (ja) | 多層配線基板の製造方法 | |
JPH04139783A (ja) | Ic搭載用可撓性回路基板及びその製造法 | |
JP2630294B2 (ja) | 混成集積回路装置およびその製造方法 | |
JPH0645763A (ja) | 印刷配線板 | |
JPH05218228A (ja) | 電子部品搭載用基板 | |
JP4433644B2 (ja) | Icパッケージ実装基板 | |
JPS633441A (ja) | 集積回路用パツケ−ジ | |
JPS6068638A (ja) | チップ−オン−ボ−ド実装基板 | |
JP2001119186A (ja) | 電子部品のシールド材料及びシールド構造 |