JPH03119484A

JPH03119484A - 画像処理装置

Info

Publication number: JPH03119484A
Application number: JP25699689A
Authority: JP
Inventors: Makoto Takaoka; 真琴高岡
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1989-10-03
Filing date: 1989-10-03
Publication date: 1991-05-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は画像処理装置に関し、特に画像情報を入力し所
定の処理を行って出力する画像処理装置のメモリ制御に
関するものである。

〔従来の技術］従来、この種の装置では、外部データをインタフェース
を介して受信し処理を施す場合、第４図に示すようなダ
ブルバッファ構成をとり、一方のバッファ４０で入力を
行っている間に、もう一方のバッファ４１ではデータ処
理を行い、処理時間のロスを少なくするように構成され
ている。

例えば、イメージを出力するイメージプリンタでは、画
像データを受信して印字するため、受信データ量が非常
に多い。ホストマシンよりデータ転送を行う場合、その
通信時間がかかり過ぎるとそのプリンタのもつ高速性を
落とす原因となってしまう。

そこで、入力部に２つのバッファ４０．４１を配置し、
並行処理を行うことで通信時のＢｕｓｙ状態を少なくし
、処理を高速化できるように設計することが通常用いら
れている。例えば、第５図に示すように、ホストとなる
ホストコンピュータ５０に対し、データを受けとり印字
するプリンタ５１を配置するシステムでは、ダブルバッ
ファ構成は、高速化に効果的であった。

［発明が解決しようとしている課題］しかしながら、第６図に示すように、画像入力を行うス
キャナ６０と画像出力を行うプリンタ６１とを一体化さ
せたものをホストコンピュータ５０に接続するシステム
では、スキャナ６０とプリンタ６１との間で画像データ
の送受信を行うために、通信における負荷が非常に大き
なものとなっている。

また、スキャナ６０で読み取られた画像データは、ホス
トコンピュータ５０内で画像処理され、プリンタ６１へ
送られて印字される。つまり、このようなシステムでは
、非常に巨大なメモリを必要とするため、画像データを
全部メモリに格納するようなことは行わず、第２図に示
すように、スキャナ６０より読み取った画像データを、
順次ホストコンピュータ５０（画像処理部）へ送り、バ
イブライン処理を行い、プリンタ６１へ送って印字する
。

従って、画像処理部５０では、画像処理に必要な最小限
のメモリで構成されている。

第７図は、カラースキャナ６０より入力された画像デー
タをカラープリンタ６１により印字するシステムの各デ
ータ処理を示す図である。

このようなシステムでは、途中から画像データを吹い上
げ、処理を施し、再び戻すことを行う、完全同期型のた
め、入出力データの転送にあまり余裕を持てない。つま
り、第４図に示したダブルバッファ構成では、データイ
ンとデータアウトが独立に同期できなく、時間的なロス
が大きくなるという欠点があった。

本発明は、上記課題を解決するために成されたもので、
伝送時間の無駄を軽減すると共に、総合的なスルーブツ
トを向上させることができる画像処理装置を提供するこ
とを目的とする。

［課題を解決するための手段］上記目的を達成するために、本発明の画像処理装置は以
下の構成から成る。すなわち、画像情報を入力し所定の
処理を行って出力する画像処理装置であって、少なくと
も３ブロックのメモリと、記画像情報を入力しメモリへ
蓄積する第１の処理手段と、該第１の処理手段でメモリ
へ蓄積された情報に所定の処理を行う第２の処理手段と
、該第２の処理手段で処理された情報をメモリから出力
する第３の処理手段と、各処理手段により互いに異なる
メモリを独立に且つ並行にアクセスさせるメモリ制御手
段とを備える［作用］以上の構成において、画像情報を入力しメモリへ蓄積す
る処理と、そのメモリに蓄積された情報に所定の処理を
行う処理と、その処理された情報をメモリから出力する
処理とにより互いに異なるメモリを独立に且つ並行にア
クセスさせるように動作する。

［実施例］以下、添付図面を参照して本発明に係る好適な一実施例
を詳細に説明する。

第１図は、本実施例におけるトリプルバッファ１０〜１
２を示す図である。

図において、実線で示す矢印１３，１４．１５は、それ
ぞれ現在行われている処理を示すものである。つまり、
入力Ｉ／Ｆを介してバッファ１０にデータが入力され（
１３）、ＣＰＵ／ＤＳＰが画像処理を行うためにバッフ
ァ１１ヘアクセスしく１４）、そして、出力Ｉ／Ｆを介
してバッファ１２のデータが出力される（１５）。そし
て、各処理はそれぞれ並行して行われている。その後、
各処理１３〜１５が全て終了すると、後述するアドレス
制御回路８０（第８図参照）によって各バッファ１０〜
１２へのアドレスが切り換わり、第３図に示すＴ２のタ
イミングへと移行する。

なお、第３図は、本実施例での各バッファ１０〜１２の
切り換えタイミングを示す図である。

図示するように、Ｔｌ−７３に示すタイミングで上述の
処理１３〜１５が各バッファ１０〜１２に対してアクセ
スするように制御される。また、各バッファ１０〜１２
の切り換えは、どの１つのバッファでもアクセス中は切
り換えを行うことができない。特に、人力、出力等の一
度動作を開始すると途中で中断することができない処理
では、メモリアービトレーションのように順次切り換え
ことはできず、本実施例でのトグルメモリ形式が有効で
ある。

また、切り換えのタイミングは、各処理の中で一番遅い
ものが終了した時となる。例えばＣＰＵのアクセス処理
１４が一番遅い場合には、データ入力処理１３、データ
出力処理１５は待たされることになる。

次に、本実施例におけるバッファ１０〜１２のアドレス
切り換えを第８図及び第９図を参照して更に詳述する。

なお、本実施例でのデータ人力１３は、ビデオＩ／Ｆか
らの入力であり、第９図のタイミングに示すように、デ
ータがＣＬＯＣＫ信号に同期してＶＥ（ビデオイネーブ
ル）の間順次入力される。

そして、データ入力の１ブロックは、ＢＶＥ信号がイネ
ーブルの時である。

上述したように、本実施例では、第８図に示すアドレス
制御回路８０が、３つのバッファ１０〜１２のアクセス
アドレス・データバスをそれぞれ制御するものである。

例えば第３図に示すＴ２のタイミングでは、データ人力
１３はバッファ１２に対して行われ、同時に、ＣＰＵの
アクセス１４はバッファ１０に対して行われる。つまり
、Ｔ１のタイミングでバッファ１０に入力されたデータ
を処理することになる。また同様に、データ出力１５は
バッファ１１．つまり、Ｔ１のタイミングでＣＰＵが画
像処理を施したデータを出力する。

そして、それぞれの処理が終了すると、バッファ１０〜
１２に対応する各ステータス８１〜８３が終了状態とな
り、アドレス制御回路８０は、次のタイミングＴ３へと
アドレスを切り換える。

ここで、各ステータス８１〜８３はビジー状態となり、
データ人力１３はバッファ１１に対して行われ、ＣＰＵ
のアクセス１４はバッファ１２に対して行われる。そし
て、データ出力１５はバッファ１０から出力される。

以上説明したように本実施例によれば、３方向からのメ
モリアクセスに対し、それぞれ並行して処理を行うこと
ができる。

また、３つのメモリが切り換わるトグル方式となってい
るため、スキャナ及びプリンタが一体型のシステムより
、画像データを入力出力する際の時間を極力短縮できる
という効果がある。

なお、本実施例では、各バッファｌＯ〜１２へのアクセ
スは、実線１３〜１５の処理を例に説明したが、破線で
示すようなバス（ＢＵＳ）１９を介してのアクセスも可
能である。

［他の実施例］次に、本発明に係る他の実施例を第１０図を参照して以
下に説明する。

この実施例は、前述の実施例と同様に、各処理１３〜１
５からのアクセスは変わらないが、３つのバッファ１０
’〜１２′としてトリプルボートＲＡＭを使用している
。

また、この実施例では、３つのバッファ１０’〜１２’
の空間を同一アドレス上に連続して配置し、第８図に示
すアドレス制御回路８０の代わりにトリプルボートＲＡ
Ｍで対応している。

以上、本発明を好ましい実施例により説明してきたが、
本発明は上述の実施例に限定されることなく、請求の範
囲に記載された範囲内において、種々の変形が可能であ
る。

［発明の効果］以上説明したように本発明によれば、伝送時間の無駄を
軽減すると共に、総合的なスルーブツトを向上させるこ
とができる。

【図面の簡単な説明】

第１図は本実施例におけるトリプルバッファの構成図、第２図は本実施例における画像処理装置の構成１を示す図、第３図は本実施例におけるトリプルバッファのタイムチ
ャート、第４図は従来でのダブルバッファの構成図、第５図は従
来でのホストコンピュータよりプリンタへ出力する際の
システム構成図、第６図は本実施例におけるシステム構成図、第７図は画
像処理を示す処理ブロック図、第８図は本実施例におけ
るバッファ制御を説明する図、第９図は本実施例におけるタイミング図、第１０図は他
の実施例のトリプルボー）ＲＡＭを示す図である。図中、１０〜１２・・・バッファ、１３・・・データ入力、１
４・・・ＣＰＵアクセス、１５・・・データ出力、１６
２・・・入力Ｉ／Ｆ、１７・・・ＣＰ　Ｕ／Ｄ　Ｓ　Ｐ％
　１８・・・出力Ｉ／Ｆ、１９・・・ＢＵＳである。区８゜特開平３１１９４８４（７）

Claims

【特許請求の範囲】画像情報を入力し所定の処理を行つて出力する画像処理
装置であつて、少なくとも３ブロックのメモリと、前記画像情報を入力しメモリへ蓄積する第１の処理手段
と、該第１の処理手段でメモリへ蓄積された情報に所定の処
理を行う第２の処理手段と、該第２の処理手段で処理された情報をメモリから出力す
る第３の処理手段と、各処理手段により互いに異なるメモリを独立に且つ並行
にアクセスさせるメモリ制御手段とを備えることを特徴
とする画像処理装置。