JPH03119484A - Picture processor - Google Patents

Abstract

PURPOSE:To reduce wasteful transmission time and to improve overall throughput by accessing memory which are different from each other independently and parallelly by each processing means. CONSTITUTION:Memory 10-12 of at least 3 blocks, a first processing means 16 which inputs an account picture information and stores it at a memory 10, a second processing means 17 which executes prescribed processing to the information stored at the memory 11 by the first processing means 16, a processing means 18 which outputs the information processed by the second processing means 17 from a memory 12, and a memory controlling means which accesses independently and parallelly the memory 10-12 which are different from each other by the respecting processing means 16-18 are provided. Thus, the memory which are different from each other can be accessed independently and parallelly, the wasteful transmission time is reduced, and the overall throughput can be improved.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は画像処理装置に関し、特に画像情報を入力し所
定の処理を行って出力する画像処理装置のメモリ制御に
関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an image processing apparatus, and particularly to memory control of an image processing apparatus that inputs image information, performs predetermined processing, and outputs the image information.

〔従来の技術］ 従来、この種の装置では、外部データをインタフェース
を介して受信し処理を施す場合、第４図に示すようなダ
ブルバッファ構成をとり、一方のバッファ４０で入力を
行っている間に、もう一方のバッファ４１ではデータ処
理を行い、処理時間のロスを少なくするように構成され
ている。[Prior Art] Conventionally, in this type of device, when receiving and processing external data via an interface, a double buffer configuration as shown in FIG. 4 is used, and input is performed using one buffer 40. In the meantime, the other buffer 41 performs data processing, and is configured to reduce processing time loss.

例えば、イメージを出力するイメージプリンタでは、画
像データを受信して印字するため、受信データ量が非常
に多い。ホストマシンよりデータ転送を行う場合、その
通信時間がかかり過ぎるとそのプリンタのもつ高速性を
落とす原因となってしまう。For example, an image printer that outputs images receives and prints image data, so the amount of received data is extremely large. When data is transferred from a host machine, if the communication takes too much time, it will reduce the high speed performance of the printer.

そこで、入力部に２つのバッファ４０．４１を配置し、
並行処理を行うことで通信時のＢｕｓｙ状態を少なくし
、処理を高速化できるように設計することが通常用いら
れている。例えば、第５図に示すように、ホストとなる
ホストコンピュータ５０に対し、データを受けとり印字
するプリンタ５１を配置するシステムでは、ダブルバッ
ファ構成は、高速化に効果的であった。Therefore, two buffers 40 and 41 are placed in the input section,
It is common practice to perform parallel processing to reduce busy states during communication and to speed up processing. For example, as shown in FIG. 5, in a system in which a printer 51 for receiving and printing data is arranged for a host computer 50 serving as a host, the double buffer configuration is effective in increasing speed.

［発明が解決しようとしている課題］ しかしながら、第６図に示すように、画像入力を行うス
キャナ６０と画像出力を行うプリンタ６１とを一体化さ
せたものをホストコンピュータ５０に接続するシステム
では、スキャナ６０とプリンタ６１との間で画像データ
の送受信を行うために、通信における負荷が非常に大き
なものとなっている。[Problems to be Solved by the Invention] However, as shown in FIG. Since image data is transmitted and received between the printer 60 and the printer 61, the communication load is extremely heavy.

また、スキャナ６０で読み取られた画像データは、ホス
トコンピュータ５０内で画像処理され、プリンタ６１へ
送られて印字される。つまり、このようなシステムでは
、非常に巨大なメモリを必要とするため、画像データを
全部メモリに格納するようなことは行わず、第２図に示
すように、スキャナ６０より読み取った画像データを、
順次ホストコンピュータ５０（画像処理部）へ送り、バ
イブライン処理を行い、プリンタ６１へ送って印字する
。Further, the image data read by the scanner 60 is subjected to image processing within the host computer 50, and is sent to the printer 61 and printed. In other words, since such a system requires an extremely large amount of memory, it does not store all the image data in memory, but instead stores the image data read by the scanner 60 as shown in FIG. ,
The images are sequentially sent to the host computer 50 (image processing section), subjected to vibration line processing, and sent to the printer 61 for printing.

従って、画像処理部５０では、画像処理に必要な最小限
のメモリで構成されている。Therefore, the image processing section 50 is configured with the minimum memory necessary for image processing.

第７図は、カラースキャナ６０より入力された画像デー
タをカラープリンタ６１により印字するシステムの各デ
ータ処理を示す図である。FIG. 7 is a diagram showing each data process of the system in which image data input from the color scanner 60 is printed by the color printer 61.

このようなシステムでは、途中から画像データを吹い上
げ、処理を施し、再び戻すことを行う、完全同期型のた
め、入出力データの転送にあまり余裕を持てない。つま
り、第４図に示したダブルバッファ構成では、データイ
ンとデータアウトが独立に同期できなく、時間的なロス
が大きくなるという欠点があった。In such a system, image data is sent up midway through, processed, and returned again, and is completely synchronous, so there is not much leeway in transferring input/output data. In other words, the double buffer configuration shown in FIG. 4 has the disadvantage that data-in and data-out cannot be independently synchronized, resulting in a large time loss.

本発明は、上記課題を解決するために成されたもので、
伝送時間の無駄を軽減すると共に、総合的なスルーブツ
トを向上させることができる画像処理装置を提供するこ
とを目的とする。The present invention was made to solve the above problems, and
An object of the present invention is to provide an image processing device that can reduce wasted transmission time and improve overall throughput.

［課題を解決するための手段］ 上記目的を達成するために、本発明の画像処理装置は以
下の構成から成る。すなわち、画像情報を入力し所定の
処理を行って出力する画像処理装置であって、少なくと
も３ブロックのメモリと、記画像情報を入力しメモリへ
蓄積する第１の処理手段と、該第１の処理手段でメモリ
へ蓄積された情報に所定の処理を行う第２の処理手段と
、該第２の処理手段で処理された情報をメモリから出力
する第３の処理手段と、各処理手段により互いに異なる
メモリを独立に且つ並行にアクセスさせるメモリ制御手
段とを備える ［作用］ 以上の構成において、画像情報を入力しメモリへ蓄積す
る処理と、そのメモリに蓄積された情報に所定の処理を
行う処理と、その処理された情報をメモリから出力する
処理とにより互いに異なるメモリを独立に且つ並行にア
クセスさせるように動作する。[Means for Solving the Problems] In order to achieve the above object, an image processing device of the present invention has the following configuration. That is, it is an image processing apparatus that inputs image information, performs predetermined processing, and outputs it, and includes at least three blocks of memory, a first processing means that inputs the image information and stores it in the memory, and the first processing means that inputs the image information and stores it in the memory. A second processing means that performs predetermined processing on the information stored in the memory by the processing means, a third processing means that outputs the information processed by the second processing means from the memory, and each processing means mutually [Function] In the above configuration, there is a process of inputting image information and storing it in the memory, and a process of performing predetermined processing on the information stored in the memory. and a process of outputting the processed information from the memory, so that different memories are accessed independently and in parallel.

［実施例］ 以下、添付図面を参照して本発明に係る好適な一実施例
を詳細に説明する。[Embodiment] Hereinafter, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

第１図は、本実施例におけるトリプルバッファ１０〜１
２を示す図である。FIG. 1 shows triple buffers 10 to 1 in this embodiment.
FIG.

図において、実線で示す矢印１３，１４．１５は、それ
ぞれ現在行われている処理を示すものである。つまり、
入力Ｉ／Ｆを介してバッファ１０にデータが入力され（
１３）、ＣＰＵ／ＤＳＰが画像処理を行うためにバッフ
ァ１１ヘアクセスしく１４）、そして、出力Ｉ／Ｆを介
してバッファ１２のデータが出力される（１５）。そし
て、各処理はそれぞれ並行して行われている。その後、
各処理１３〜１５が全て終了すると、後述するアドレス
制御回路８０（第８図参照）によって各バッファ１０〜
１２へのアドレスが切り換わり、第３図に示すＴ２のタ
イミングへと移行する。In the figure, arrows 13, 14, and 15 shown in solid lines indicate the processes currently being performed, respectively. In other words,
Data is input to the buffer 10 via the input I/F (
13), the CPU/DSP accesses the buffer 11 for image processing 14), and the data in the buffer 12 is output via the output I/F (15). Each process is performed in parallel. after that,
When all the processes 13 to 15 are completed, the address control circuit 80 (see FIG. 8), which will be described later,
The address to 12 is switched, and the timing shifts to T2 shown in FIG.

なお、第３図は、本実施例での各バッファ１０〜１２の
切り換えタイミングを示す図である。Note that FIG. 3 is a diagram showing switching timing of each buffer 10 to 12 in this embodiment.

図示するように、Ｔｌ−７３に示すタイミングで上述の
処理１３〜１５が各バッファ１０〜１２に対してアクセ
スするように制御される。また、各バッファ１０〜１２
の切り換えは、どの１つのバッファでもアクセス中は切
り換えを行うことができない。特に、人力、出力等の一
度動作を開始すると途中で中断することができない処理
では、メモリアービトレーションのように順次切り換え
ことはできず、本実施例でのトグルメモリ形式が有効で
ある。As shown in the figure, the above-mentioned processes 13 to 15 are controlled to access each buffer 10 to 12 at the timing indicated by Tl-73. In addition, each buffer 10 to 12
Switching cannot be performed while any one buffer is being accessed. In particular, the toggle memory format of this embodiment is effective for processes such as manual input and output that cannot be interrupted once they have started, and cannot be switched sequentially like memory arbitration.

また、切り換えのタイミングは、各処理の中で一番遅い
ものが終了した時となる。例えばＣＰＵのアクセス処理
１４が一番遅い場合には、データ入力処理１３、データ
出力処理１５は待たされることになる。Further, the timing of switching is when the slowest one among each process is completed. For example, if the access processing 14 of the CPU is the slowest, the data input processing 13 and the data output processing 15 will have to wait.

次に、本実施例におけるバッファ１０〜１２のアドレス
切り換えを第８図及び第９図を参照して更に詳述する。Next, address switching of the buffers 10 to 12 in this embodiment will be described in further detail with reference to FIGS. 8 and 9.

なお、本実施例でのデータ人力１３は、ビデオＩ／Ｆか
らの入力であり、第９図のタイミングに示すように、デ
ータがＣＬＯＣＫ信号に同期してＶＥ（ビデオイネーブ
ル）の間順次入力される。Note that the data input 13 in this embodiment is an input from the video I/F, and as shown in the timing of FIG. 9, data is input sequentially during VE (video enable) in synchronization with the CLOCK signal. Ru.

そして、データ入力の１ブロックは、ＢＶＥ信号がイネ
ーブルの時である。One block of data input is when the BVE signal is enabled.

上述したように、本実施例では、第８図に示すアドレス
制御回路８０が、３つのバッファ１０〜１２のアクセス
アドレス・データバスをそれぞれ制御するものである。As described above, in this embodiment, the address control circuit 80 shown in FIG. 8 controls the access address/data buses of the three buffers 10-12, respectively.

例えば第３図に示すＴ２のタイミングでは、データ人力
１３はバッファ１２に対して行われ、同時に、ＣＰＵの
アクセス１４はバッファ１０に対して行われる。つまり
、Ｔ１のタイミングでバッファ１０に入力されたデータ
を処理することになる。また同様に、データ出力１５は
バッファ１１．つまり、Ｔ１のタイミングでＣＰＵが画
像処理を施したデータを出力する。For example, at timing T2 shown in FIG. 3, the data input 13 is accessed to the buffer 12, and at the same time, the CPU access 14 is accessed to the buffer 10. In other words, data input to the buffer 10 at timing T1 is processed. Similarly, the data output 15 is sent to the buffer 11. In other words, the CPU outputs data subjected to image processing at timing T1.

そして、それぞれの処理が終了すると、バッファ１０〜
１２に対応する各ステータス８１〜８３が終了状態とな
り、アドレス制御回路８０は、次のタイミングＴ３へと
アドレスを切り換える。Then, when each process is completed, buffer 10~
Each of the statuses 81 to 83 corresponding to No. 12 becomes the end state, and the address control circuit 80 switches the address to the next timing T3.

ここで、各ステータス８１〜８３はビジー状態となり、
データ人力１３はバッファ１１に対して行われ、ＣＰＵ
のアクセス１４はバッファ１２に対して行われる。そし
て、データ出力１５はバッファ１０から出力される。Here, each status 81 to 83 is in a busy state,
Data input 13 is performed on buffer 11, and CPU
The access 14 is made to the buffer 12. Data output 15 is then output from buffer 10.

以上説明したように本実施例によれば、３方向からのメ
モリアクセスに対し、それぞれ並行して処理を行うこと
ができる。As described above, according to this embodiment, memory accesses from three directions can be processed in parallel.

また、３つのメモリが切り換わるトグル方式となってい
るため、スキャナ及びプリンタが一体型のシステムより
、画像データを入力出力する際の時間を極力短縮できる
という効果がある。Furthermore, since the system uses a toggle system in which three memories are switched, the time required to input and output image data can be reduced as much as possible compared to a system with an integrated scanner and printer.

なお、本実施例では、各バッファｌＯ〜１２へのアクセ
スは、実線１３〜１５の処理を例に説明したが、破線で
示すようなバス（ＢＵＳ）１９を介してのアクセスも可
能である。In this embodiment, access to each of the buffers 10 to 12 has been explained using the processes shown by solid lines 13 to 15 as an example, but access can also be made via a bus (BUS) 19 as shown by a broken line.

［他の実施例］ 次に、本発明に係る他の実施例を第１０図を参照して以
下に説明する。[Other Embodiments] Next, other embodiments according to the present invention will be described below with reference to FIG. 10.

この実施例は、前述の実施例と同様に、各処理１３〜１
５からのアクセスは変わらないが、３つのバッファ１０
’〜１２′としてトリプルボートＲＡＭを使用している
。In this embodiment, each process 13 to 1 is similar to the previous embodiment.
Access from 5 remains the same, but three buffers 10
Triple boat RAM is used as '~12'.

また、この実施例では、３つのバッファ１０’〜１２’
の空間を同一アドレス上に連続して配置し、第８図に示
すアドレス制御回路８０の代わりにトリプルボートＲＡ
Ｍで対応している。In addition, in this embodiment, three buffers 10' to 12'
space are arranged consecutively on the same address, and a triple port RA is used instead of the address control circuit 80 shown in FIG.
It is supported by M.

以上、本発明を好ましい実施例により説明してきたが、
本発明は上述の実施例に限定されることなく、請求の範
囲に記載された範囲内において、種々の変形が可能であ
る。Although the present invention has been explained above using preferred embodiments,
The present invention is not limited to the embodiments described above, and various modifications can be made within the scope of the claims.

［発明の効果］ 以上説明したように本発明によれば、伝送時間の無駄を
軽減すると共に、総合的なスルーブツトを向上させるこ
とができる。[Effects of the Invention] As described above, according to the present invention, it is possible to reduce wasted transmission time and improve overall throughput.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本実施例におけるトリプルバッファの構成図、 第２図は本実施例における画像処理装置の構成１ を示す図、 第３図は本実施例におけるトリプルバッファのタイムチ
ャート、 第４図は従来でのダブルバッファの構成図、第５図は従
来でのホストコンピュータよりプリンタへ出力する際の
システム構成図、 第６図は本実施例におけるシステム構成図、第７図は画
像処理を示す処理ブロック図、第８図は本実施例におけ
るバッファ制御を説明する図、 第９図は本実施例におけるタイミング図、第１０図は他
の実施例のトリプルボー）ＲＡＭを示す図である。 図中、 １０〜１２・・・バッファ、１３・・・データ入力、１
４・・・ＣＰＵアクセス、１５・・・データ出力、１６
２ ・・・入力Ｉ／Ｆ、１７・・・ＣＰ　Ｕ／Ｄ　Ｓ　Ｐ％
　１８・・・出力Ｉ／Ｆ、１９・・・ＢＵＳである。 区 ８゜ 特開平３ １１９４８４（７）Fig. 1 is a configuration diagram of the triple buffer in this embodiment, Fig. 2 is a diagram showing the configuration 1 of the image processing device in this embodiment, Fig. 3 is a time chart of the triple buffer in this embodiment, and Fig. 4 is a diagram showing the configuration 1 of the image processing device in this embodiment. Figure 5 is a conventional system configuration diagram for outputting from a host computer to a printer; Figure 6 is a system configuration diagram in this embodiment; Figure 7 is a diagram showing image processing. FIG. 8 is a block diagram illustrating buffer control in this embodiment, FIG. 9 is a timing diagram in this embodiment, and FIG. 10 is a diagram showing a triple baud RAM in another embodiment. In the figure, 10-12...buffer, 13...data input, 1
4...CPU access, 15...Data output, 16
2...Input I/F, 17...CP U/D S P%
18... Output I/F, 19... BUS. Ward 8゜Unexamined Publication No. 3 119484 (7)

Claims (1)

【特許請求の範囲】 画像情報を入力し所定の処理を行つて出力する画像処理
装置であつて、 少なくとも３ブロックのメモリと、 前記画像情報を入力しメモリへ蓄積する第１の処理手段
と、 該第１の処理手段でメモリへ蓄積された情報に所定の処
理を行う第２の処理手段と、 該第２の処理手段で処理された情報をメモリから出力す
る第３の処理手段と、 各処理手段により互いに異なるメモリを独立に且つ並行
にアクセスさせるメモリ制御手段とを備えることを特徴
とする画像処理装置。[Scope of Claims] An image processing device that inputs image information, performs predetermined processing, and outputs it, comprising: at least three blocks of memory; a first processing means that inputs the image information and stores it in the memory; a second processing means that performs predetermined processing on the information stored in the memory by the first processing means; a third processing means that outputs the information processed by the second processing means from the memory; An image processing apparatus comprising: memory control means for causing the processing means to access different memories independently and in parallel.