JPH03117208A - Data latch circuit - Google Patents
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- 230000000630 rising effect Effects 0.000 abstract description 9
- 239000003990 capacitor Substances 0.000 abstract description 6
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 13
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000006073 displacement reaction Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体集積回路で構成されるデータ保持回路に
関し、特に、クロック信号の立ち上がり及び立ち下がり
エツジによりデータ信号を保持するデータ保持回路に関
する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a data holding circuit formed of a semiconductor integrated circuit, and more particularly to a data holding circuit that holds a data signal based on rising and falling edges of a clock signal.
［従来の技術］
従来、この種のデータ保持回路はクロック信号の周波数
を２倍に逓倍する逓倍回路とフリップフロップとから構
成されている。[Prior Art] Conventionally, this type of data holding circuit is comprised of a multiplier circuit that doubles the frequency of a clock signal and a flip-flop.
第４図は従来のデータ保持回路を示す回路図、第５図は
このデータ保持回路を構成する逓倍回路の一例を示す回
路図である。FIG. 4 is a circuit diagram showing a conventional data holding circuit, and FIG. 5 is a circuit diagram showing an example of a multiplier circuit constituting this data holding circuit.
第４図に示すように、データ入力端子２１から入力され
る入力信号はデータフリップフロップ２６のデータ入力
端に入力されている。一方、クロック入力端子２２から
入力されるクロック信号は逓倍回路２８を介してデータ
フリップフロップ２６のクロック入力端に入力されてい
る。データフリップフロップ２６は逓倍回路２８の出力
信号の立上がりエツジにより動作し、この入力信号を保
持してデータ出力端子２３に出力する。As shown in FIG. 4, the input signal input from the data input terminal 21 is input to the data input terminal of the data flip-flop 26. On the other hand, the clock signal inputted from the clock input terminal 22 is inputted to the clock input terminal of the data flip-flop 26 via the multiplier circuit 28. The data flip-flop 26 is activated by the rising edge of the output signal of the multiplier circuit 28, holds this input signal, and outputs it to the data output terminal 23.
逓倍回路２８は第５図に示すように構成されている。ク
ロック入力端子２２から入力されるクロック信号は排他
的論理回路３８の一方の入力端に入力されると共に、遅
延回路を介して排他的論理回路３８の他方の入力端に入
力される。□この遅延回路はインバータ３１乃至３３を
縦続接続し、各インバータ間に抵抗３４．３５を夫々直
列に接続し、抵抗３４．３５と接地電位との間に容量３
６゜３７を夫々接続して形成されており、クロック信号
をインバータ回路の接続段数に応じた時間だけ遅延させ
て出力する。排他的論理回路３８はクロック信号と前記
遅延回路の出力信号との排他的論理和をとり、クロック
信号の周波数を２倍の信号を出力端子３９から出力する
。このように、この種の逓倍回路は、基本的に遅延回路
を主体として構成されるのが一般的である。The multiplier circuit 28 is constructed as shown in FIG. A clock signal input from the clock input terminal 22 is input to one input terminal of the exclusive logic circuit 38, and is also input to the other input terminal of the exclusive logic circuit 38 via a delay circuit. □This delay circuit has inverters 31 to 33 connected in series, resistors 34 and 35 are connected in series between each inverter, and a capacitor 3 is connected between the resistors 34 and 35 and the ground potential.
The clock signal is output after being delayed by a time corresponding to the number of connected stages of the inverter circuit. The exclusive logic circuit 38 takes the exclusive OR of the clock signal and the output signal of the delay circuit, and outputs a signal having twice the frequency of the clock signal from the output terminal 39. As described above, this type of multiplier circuit is generally constructed primarily of a delay circuit.
次に、このように構成されたデータ保持回路の動作を、
第６図のタイミング図に従って説明する。Next, the operation of the data holding circuit configured in this way is as follows.
This will be explained according to the timing diagram shown in FIG.
クロック信号ＣＫは逓倍回路２８により逓倍され、出力
信号Ｇとしてデータフリップフロップ２８のクロック入
力端に入力される。一方、データフリップフロップ２８
のデータ入力端には入力信号ＩＮが入力される。従って
、データフリップフロップ２６は、出力信号Ｇの立ち上
がり時、即ち、クロック信号ＣＫの立ち上がり時及び立
ち下がり時に入力信号ＩＮを保持し、データ出力端子２
３に出力信号ＯＵＴとして出力する。The clock signal CK is multiplied by the multiplier circuit 28 and inputted as the output signal G to the clock input terminal of the data flip-flop 28. On the other hand, data flip-flop 28
An input signal IN is input to the data input terminal of. Therefore, the data flip-flop 26 holds the input signal IN when the output signal G rises, that is, when the clock signal CK rises and falls, and the data output terminal 2
3 as an output signal OUT.
［発明が解決しようとする課題］
しかしながら、上述した従来のデータ保持回路において
は、アナログ遅延回路を含んだ逓倍回路２８が必要であ
るから、データ保持回路の構成部品として多くの容量及
び抵抗を必要とする。従って、例えば半導体集積回路（
ＩＣ）上にデータ保持回路を形成する場合に、容量及び
抵抗がトランジスタに比して大きな形成領域を必要とす
るので、ＩＣチップ全体が大きくなってしまうという問
題点がある。[Problems to be Solved by the Invention] However, in the conventional data holding circuit described above, since the multiplier circuit 28 including an analog delay circuit is required, a large amount of capacitance and resistance are required as components of the data holding circuit. shall be. Therefore, for example, a semiconductor integrated circuit (
When forming a data holding circuit on an IC (IC), there is a problem that the entire IC chip becomes large because the capacitance and resistance require a larger formation area than the transistor.
また、容量及び抵抗を含む遅延回路はデジタル回路と異
なってアナログ的な動作をするため、その設計が極めて
困難であると共に、容量及び抵抗には温度による特性変
動があるため、遅延量が温度と共に変動し、場合によっ
ては逓倍不能な状態が発生するという問題点がある。Furthermore, unlike digital circuits, delay circuits that include capacitors and resistors operate in an analog manner, making their design extremely difficult.Also, since the characteristics of capacitors and resistors vary depending on temperature, the amount of delay increases with temperature. There is a problem that it fluctuates, and in some cases, a state where multiplication is not possible occurs.
更に、逓倍回路を使用すると、必然的に出力信号が高周
波になるため、不要なスプリアスが発生したり、回路素
子に高速動作を要求せざるを得ないという欠点もある。Furthermore, when a multiplier circuit is used, the output signal inevitably becomes a high frequency signal, which has the drawback of generating unnecessary spurious signals and requiring circuit elements to operate at high speed.
本発明はかかる問題点に鑑みてなされたものであって、
チップサイズの小型化、設計の容品化を図ることができ
、特性変動が少なく、シかも不要なスプリアスがなく、
高速動作を必要としないデータ保持回路を提供すること
を目的とする。The present invention has been made in view of such problems, and includes:
The chip size can be reduced, the design can be made more compact, there is less variation in characteristics, and there are no unnecessary spurious waves.
The purpose of the present invention is to provide a data holding circuit that does not require high-speed operation.
［課題を解決するための手段］
本発明に係るデータ保持回路は、クロック信号の立ち上
がり時にデータ信号を取り込んで出力する第１のデータ
フリップフロップと、前記クロ。[Means for Solving the Problems] A data holding circuit according to the present invention includes: a first data flip-flop that captures and outputs a data signal at the rising edge of a clock signal;
り信号の立ち下がり時に前記データ信号を取り込んで出
力する第２のデータフリップフロップと、前記第１及び
第２のデータフリップフロップの出力を入力し、両者の
排他的論理出力を出力する排他的論理回路と、前記デー
タ信号を前記排他的論理回路の出力信号に応じて取り込
んで出力する第３のデータフリップフロップとを有する
ことを特徴とする。a second data flip-flop that captures and outputs the data signal at the falling edge of the signal; and an exclusive logic that inputs the outputs of the first and second data flip-flops and outputs the exclusive logic output of both. and a third data flip-flop that takes in and outputs the data signal according to the output signal of the exclusive logic circuit.
［作用］
本発明においては、第１及び第２のデータフリップフロ
ップにデータ信号と同期しないクロック信号を入力する
と、この第１のデータフリップフロップは前記クロック
信号の立ち上がり時の前記データ信号を取り込んで出力
する。一方、前記第２のデータフリップフロップは前記
クロック信号の立ち下がり時の前記データ信号を取り込
んで出力する。このため、第１及び第２のデータフリッ
プフロップのいずれか一方の出力信号は、前記データ信
号の変化の直後に変化し、前記クロック信号のパルス幅
に対応した時間だけ両データフリップフロップの出力値
が異なる値を示す。このため、排他的論理回路からは、
前記データ信号の立ち上がり及び立ち下がりの直後に前
記クロック信号のパルス幅に対応したパルス信号が出力
される。従って、この排他的論理回路の出力信号をクロ
ック入力とし、前記データ信号をデータ入力として第３
のデータフリップフロップに入力すれば、前記クロック
信号の立ち上がり及び立ち下がり時に前記データ信号を
保持して出力することができる。[Operation] In the present invention, when a clock signal that is not synchronized with the data signal is input to the first and second data flip-flops, the first data flip-flop takes in the data signal at the rising edge of the clock signal. Output. On the other hand, the second data flip-flop takes in the data signal at the falling edge of the clock signal and outputs it. Therefore, the output signal of either the first or second data flip-flop changes immediately after the change of the data signal, and the output value of both data flip-flops changes for a time corresponding to the pulse width of the clock signal. indicate different values. Therefore, from an exclusive logic circuit,
Immediately after the rise and fall of the data signal, a pulse signal corresponding to the pulse width of the clock signal is output. Therefore, the output signal of this exclusive logic circuit is used as a clock input, and the data signal is used as a data input for a third
If the data signal is input to the data flip-flop, the data signal can be held and output at the rise and fall of the clock signal.
［実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。[Embodiments] Next, embodiments of the present invention will be described with reference to the accompanying drawings.
第１図は本発明の第１の実施例に係るデータ保持回路を
示す回路図である。FIG. 1 is a circuit diagram showing a data holding circuit according to a first embodiment of the present invention.
第１図に示すように、データ入力端子１から入力される
データ信号ＩＮはデータフリップフロップ４及び５のデ
ータ入力端に入力されている。As shown in FIG. 1, a data signal IN input from a data input terminal 1 is input to data input terminals of data flip-flops 4 and 5.
方、クロック入力端子２から入力されるクロック信号Ｃ
Ｋはデータフリップフロップ４及び５のクロック入力端
に入力されている。データフリップフロップ４はクロッ
ク信号ＧＫの立ち上がり時にデータ信号ＩＮを取り込ん
でＱ出力信号Ａを出力し、データフリップフロップ５は
クロック信号ＣＫの立ち下がり時にデータ信号ＩＮを取
り込んでＱ出力信号Ｂを出力するように構成されている
。On the other hand, clock signal C input from clock input terminal 2
K is input to the clock input ends of data flip-flops 4 and 5. The data flip-flop 4 takes in the data signal IN at the rising edge of the clock signal GK and outputs the Q output signal A, and the data flip-flop 5 takes in the data signal IN at the falling edge of the clock signal CK and outputs the Q output signal B. It is configured as follows.
これら出力信号Ａ、Ｂは排他的ＯＲゲートからなる排他
的論理回路７に入力されている。排他的論理回路７はデ
ータフリップフロップ４及び５のＱ出力信号Ａ、Ｂの排
他的論理和をとって信号Ｅを出力する。データフリップ
フロップ６は、そのデータ入力端にデータ入力端子１か
ら入力されるデータ信号ＩＮが入力され、そのクロック
入力端に排他的論理回路７の出力信号Ｅが入力されて、
この排他的論理回路７の出力信号Ｅの立ち上がり時にデ
ータ信号ＩＮを取り込んでデータ出力端子３を介して出
力信号ＯＵＴを出力する。These output signals A and B are input to an exclusive logic circuit 7 consisting of an exclusive OR gate. Exclusive logic circuit 7 takes the exclusive OR of Q output signals A and B of data flip-flops 4 and 5 and outputs signal E. The data flip-flop 6 has its data input terminal inputted with the data signal IN inputted from the data input terminal 1, and its clock input terminal inputted with the output signal E of the exclusive logic circuit 7.
When the output signal E of the exclusive logic circuit 7 rises, it takes in the data signal IN and outputs the output signal OUT via the data output terminal 3.
次に、このように構成された本実施例に係るデータ保持
回路の動作について説明する。Next, the operation of the data holding circuit according to this embodiment configured as described above will be explained.
第２図は第１図のデータ保持回路の動作を示すタイミン
グ図である。FIG. 2 is a timing diagram showing the operation of the data holding circuit of FIG. 1.
第２図に示すように、クロック信号ＣＫはデータ信号Ｉ
Ｎと同期していない。このため、データフリップフロッ
プ４のＱ出力信号Ａはタイミングｊｌ＋ ｔ４．ｔｏ
及びｔ７で示すクロック信号の立ち上がり時において、
その波形が変化する。As shown in FIG. 2, the clock signal CK is the data signal I
Not synchronized with N. Therefore, the Q output signal A of the data flip-flop 4 is generated at the timing jl+t4. to
And at the rising edge of the clock signal indicated by t7,
The waveform changes.
方、データフリップフロップ５のＱ出力信号Ｂはタイミ
ングｔ２．ｔ＊、ｔ５及びｔ８で示すクロック信号の立
ち下がり時において、その波形が変化する。従って、排
他的論理回路７の出力信号Ｅは、タイミングｔ８．ｔ２
間、タイミングｊ３＋ｔ４間、タイミング上５．ｔ６間
及びタイミングｔ７．ｔ８間において“１”レベルとな
る。即ち、この信号Ｅはクロック信号ＣＫに同期すると
共に、データ信号ＩＮの変位のタイミングを示す。これ
により、データ出力端子３からクロック信号ＣＫと同期
し、データ信号ＩＮと同波長の出力信号ＯＵＴが出力さ
れる。即ち、データ信号ＩＮがクロック信号ＣＫの立ち
上がり時及び立ち下がり時に保持されて出力信号ＯＵＴ
として出力される。On the other hand, the Q output signal B of the data flip-flop 5 is at timing t2. At the falling edge of the clock signal indicated by t*, t5, and t8, its waveform changes. Therefore, the output signal E of the exclusive logic circuit 7 is output at timing t8. t2
between, timing j3+t4, timing 5. Between t6 and timing t7. It becomes "1" level during t8. That is, this signal E is synchronized with the clock signal CK and indicates the timing of the displacement of the data signal IN. As a result, an output signal OUT having the same wavelength as the data signal IN is outputted from the data output terminal 3 in synchronization with the clock signal CK. That is, the data signal IN is held at the rise and fall of the clock signal CK, and the output signal OUT is
is output as
本実施例に係るデータ保持回路によれば、回路が全てロ
ジック回路で構成されているので、逓倍回路を使用する
ことによる従来の弊害を防止することができる。According to the data holding circuit according to this embodiment, since the circuit is entirely composed of logic circuits, it is possible to prevent the conventional disadvantages caused by using a multiplier circuit.
第３図は本発明の第２の実施例に係るデータ保持回路を
示す回路図である。FIG. 3 is a circuit diagram showing a data holding circuit according to a second embodiment of the present invention.
本実施例では排他的論理回路１７として排他的ＮＯＲゲ
ートを使用している点が第１の実施例と異なるので、第
３図において、第１図と同一物には同一符号を付してそ
の詳細な説明を省略する。This embodiment differs from the first embodiment in that an exclusive NOR gate is used as the exclusive logic circuit 17, so in FIG. 3, the same components as in FIG. Detailed explanation will be omitted.
第３図に示すように、排他的論理回路１７は、信号Ａと
信号Ｂとの排他的論理和の反転値を信号Ｆとして出力す
る。データフリップフロップ１６は、その入力端にデー
タ信号ＩＮが入力され、そのクロック入力端に信号Ｆが
入力されて、信号Ｆの立ち下がり時にデータ信号ＩＮを
取り込んで出力信号ＯＵＴを出力する。As shown in FIG. 3, exclusive logic circuit 17 outputs the inverted value of the exclusive OR of signal A and signal B as signal F. The data flip-flop 16 receives the data signal IN at its input terminal, receives the signal F at its clock input terminal, takes in the data signal IN at the falling edge of the signal F, and outputs an output signal OUT.
従って、排他的論理回路１７の出力信号Ｆは、第２図に
おけるタイミングｔＩ、ｔ２間、タイミングｔ３．ｔ４
間、タイミングｔ５．ｔｏ間及びタイミングｔ７．ｔａ
間において“０”レベルとなる。即ち、この信号Ｆはク
ロック信号ＣＫに同期すると共に、データ信号ＩＮの変
位のタイミングを示す。これにより、データ出力端子３
からクロック信号ＣＫと同期し、データ信号ＩＮと同波
長の出力信号ＯＵＴが出力される。Therefore, the output signal F of the exclusive logic circuit 17 is generated between timings tI and t2, and between timings t3 and t3 in FIG. t4
At timing t5. to and timing t7. ta
It becomes "0" level in between. That is, this signal F is synchronized with the clock signal CK and indicates the timing of the displacement of the data signal IN. As a result, data output terminal 3
An output signal OUT having the same wavelength as the data signal IN is output in synchronization with the clock signal CK.
なお、本発明においてはデータフリップフロップのＱ出
力及びＱ出力のいずれを使用しても良く、また、出力段
のデータフリップフロップとしては立ち上がり型及び立
ち下がり型のいずれを使用しても良い。そして、これら
を適宜組み合わせることにより本発明のデータ保持回路
を実現することができる。In the present invention, either the Q output or the Q output of the data flip-flop may be used, and either a rising type or a falling type may be used as the output stage data flip-flop. By appropriately combining these, the data holding circuit of the present invention can be realized.
［発明の効果］
以上説明したように本発明によれば、抵抗及び容量を含
む逓倍回路を使用することなく、データ保持回路を全て
ロジック回路で構成しているので、半導体集積回路を小
型化することができると共に、その設計が極めて容易で
あるという効果を奏する。[Effects of the Invention] As explained above, according to the present invention, the data holding circuit is entirely composed of logic circuits without using a multiplier circuit including resistors and capacitors, so that the semiconductor integrated circuit can be miniaturized. This has the advantage of being extremely easy to design.
また、温度による特性変動が小さいため、遅延量が安定
して優れたデータ保持回路を形成することができる。Further, since the characteristic fluctuation due to temperature is small, it is possible to form an excellent data holding circuit with a stable delay amount.
更に、出力信号が高周波にならないので、不要なスプリ
アスが発生することがなく、回路素子に高速動作を要求
する必要がないという効果を奏する。Furthermore, since the output signal does not have a high frequency, unnecessary spurious signals are not generated, and there is no need to require high-speed operation of the circuit elements.
第１図は本発明の第１の実施例に係るデータ保持回路を
示す回路図、第２図は第１図のデータ保持回路の動作を
示すタイミング図、第３図は本発明の第２の実施例に係
るデータ保持回路を示す回路図、第４図は従来のデータ
保持回路を示す回路図、第５図は従来のデータ保持回路
を構成する逓倍回路の一例を示す回路図、第６図は従来
のデータ保持回路の動作を示すタイミング図である。
１．２１；データ入力端子、２．２２；クロック入力端
子、３，２３；データ出力端子、４．５゜８．１８，２
８；データフリップフロップ、７゜１７．３８；排他的
論理回路、２８；逓倍回路、３１．３２．３３；インバ
ータ、３４，３５；抵抗、３Ｂ、３７；容量1 is a circuit diagram showing a data holding circuit according to a first embodiment of the present invention, FIG. 2 is a timing diagram showing the operation of the data holding circuit of FIG. 1, and FIG. 3 is a circuit diagram showing a data holding circuit according to a first embodiment of the present invention. FIG. 4 is a circuit diagram showing a data holding circuit according to an embodiment; FIG. 4 is a circuit diagram showing a conventional data holding circuit; FIG. 5 is a circuit diagram showing an example of a multiplier circuit constituting a conventional data holding circuit; FIG. 1 is a timing diagram showing the operation of a conventional data holding circuit. 1.21; Data input terminal, 2.22; Clock input terminal, 3, 23; Data output terminal, 4.5° 8.18, 2
8; Data flip-flop, 7°17.38; Exclusive logic circuit, 28; Multiplier circuit, 31.32.33; Inverter, 34, 35; Resistor, 3B, 37; Capacitor
Claims (1)
込んで出力する第１のデータフリップフロップと、前記
クロック信号の立ち下がり時に前記データ信号を取り込
んで出力する第２のデータフリップフロップと、前記第
１及び第２のデータフリップフロップの出力を入力し、
両者の排他的論理出力を出力する排他的論理回路と、前
記データ信号を前記排他的論理回路の出力信号に応じて
取り込んで出力する第３のデータフリップフロップとを
有することを特徴とするデータ保持回路。(1) A first data flip-flop that captures and outputs a data signal when the clock signal rises, a second data flip-flop that captures and outputs the data signal when the clock signal falls; input the output of the second data flip-flop,
Data holding characterized by having an exclusive logic circuit that outputs exclusive logic outputs of both, and a third data flip-flop that captures and outputs the data signal according to the output signal of the exclusive logic circuit. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254832A JPH03117208A (en) | 1989-09-29 | 1989-09-29 | Data latch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254832A JPH03117208A (en) | 1989-09-29 | 1989-09-29 | Data latch circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03117208A true JPH03117208A (en) | 1991-05-20 |
Family
ID=17270474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1254832A Pending JPH03117208A (en) | 1989-09-29 | 1989-09-29 | Data latch circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03117208A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5221866A (en) * | 1990-11-28 | 1993-06-22 | Fujitsu Limited | Sequential logic circuit having state hold circuits |
| US5327019A (en) * | 1992-07-30 | 1994-07-05 | Alcatel Network Systems, Inc. | Double edge single data flip-flop circuitry |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61144931A (en) * | 1984-12-19 | 1986-07-02 | Nec Corp | Multiplied sampling circuit |
-
1989
- 1989-09-29 JP JP1254832A patent/JPH03117208A/en active Pending
Patent Citations (1)
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| US5327019A (en) * | 1992-07-30 | 1994-07-05 | Alcatel Network Systems, Inc. | Double edge single data flip-flop circuitry |
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