JPH0279619A - Frequency multiplication circuit - Google Patents
Frequency multiplication circuitInfo
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- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000470 constituent Substances 0.000 description 1
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Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体集積回路で実現された周波数逓倍回路
に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a frequency multiplier circuit realized with a semiconductor integrated circuit.
［従来の技術］
従来より周波数逓倍回路として第３図に示すものが知ら
れている。この回路は入力端子１から入力される周波数
逓倍すべき入力信号を排他的論理和回路２の第１の入力
端子ａに入力すると共に、前記入力信号をバッファ回路
３及びコンデンサ素子４からなる遅延回路ｉにて遅延さ
せて排他的論理和回路２の第２の入力端子すに入力し、
再入力の状態変化の時間差を利用して排他的論理和回路
２の出力端子から周波数逓倍された信号を出力端子６に
出力するものとなっている。[Prior Art] A frequency multiplier circuit shown in FIG. 3 is conventionally known. This circuit inputs an input signal to be frequency-multiplied input from an input terminal 1 to a first input terminal a of an exclusive OR circuit 2, and also inputs the input signal to a delay circuit consisting of a buffer circuit 3 and a capacitor element 4. i and input it to the second input terminal of the exclusive OR circuit 2,
The frequency-multiplied signal is outputted from the output terminal of the exclusive OR circuit 2 to the output terminal 6 by utilizing the time difference between the state changes of the re-input.
［発明が解決しようとする課題］
ところが、このように構成された従来の周波数逓倍回路
では、遅延回路ｉにコンデンサ素子４を使用しているた
め、半導体集積回路の素子面積が増大するばかりでなく
、製造バラツキによりバッファ回路３及びコンデンサ素
子４における遅延が小さくなると、正常なパルスが発生
せず、半導体集積回路の歩留りが低下するという欠点が
あった。[Problems to be Solved by the Invention] However, in the conventional frequency multiplier circuit configured as described above, since the capacitor element 4 is used in the delay circuit i, not only does the element area of the semiconductor integrated circuit increase. However, if the delay in the buffer circuit 3 and capacitor element 4 becomes small due to manufacturing variations, normal pulses are not generated, resulting in a decrease in the yield of semiconductor integrated circuits.
本発明はかかる問題点に鑑みてなされたものであって、
少ない素子面積で構成でき、しかも歩留りの向上を図る
ことができる周波数逓倍回路を提供することを目的とす
る。The present invention has been made in view of such problems, and includes:
It is an object of the present invention to provide a frequency multiplier circuit that can be configured with a small element area and that can improve yield.
［課題を解決するための手段］
本発明に係る周波数逓倍回路は、排他的論理和回路と、
Ｄ型フリップフロップ回路とで構成されている。排他的
論理和回路は、周波数逓倍すべき入力信号を第１の入力
端子に入力し、Ｄ型クリップフロップ回路の出力を第２
の入力端子に入力して周波数逓倍された出力信号を出力
する。Ｄ型フリップフロップ回路は、前記入力信号をデ
ータ入力端子に入力し、前記排他的論理和回路の出力信
号である周波数逓倍された出力信号をクロック入力端子
に入力して前記入力信号を保持する。[Means for solving the problem] A frequency multiplier circuit according to the present invention includes an exclusive OR circuit,
It is composed of a D-type flip-flop circuit. The exclusive OR circuit inputs the input signal to be frequency multiplied to the first input terminal, and inputs the output of the D-type clip-flop circuit to the second input terminal.
input to the input terminal of and outputs a frequency-multiplied output signal. The D-type flip-flop circuit inputs the input signal to a data input terminal, inputs the frequency-multiplied output signal, which is the output signal of the exclusive OR circuit, to a clock input terminal, and holds the input signal.
［作用］
本発明によれば、排他的論理和回路の第１の入力端子に
入力信号が導入されると共に、第２の入力端子にＤ型フ
リップフロッ１回路を介して前記入力信号が導入され、
更に、Ｄ型フリップフロップ回路が遅延回路として動作
することにより、周波数逓倍回路が実現される。[Operation] According to the present invention, an input signal is introduced into the first input terminal of the exclusive OR circuit, and the input signal is introduced into the second input terminal via the D-type flip-flop 1 circuit,
Further, by operating the D-type flip-flop circuit as a delay circuit, a frequency multiplication circuit is realized.
この発明によれば、全ての構成素子を素子面積が小さい
論理回路で構成できるので、全体の素子面積を小さくで
きる。また、この発明では順序回路であるＤ型フリップ
フロップ回路を用いているので、確実な周波数逓倍動作
が保証され、製造の歩留りも向上する。According to this invention, all the constituent elements can be constructed from logic circuits with a small element area, so the overall element area can be reduced. Furthermore, since the present invention uses a D-type flip-flop circuit which is a sequential circuit, a reliable frequency multiplication operation is guaranteed and the manufacturing yield is improved.
［実施例］
次に、本発明の実施例に係る周波数逓倍回路について、
添付の図面を参照して具体的に説明する。[Example] Next, regarding the frequency multiplier circuit according to the example of the present invention,
A detailed explanation will be given with reference to the attached drawings.
第１図は本発明の実施例に係る周波数逓倍回路を示す。FIG. 1 shows a frequency multiplier circuit according to an embodiment of the present invention.
入力端子１は排他的論理和回路２の第１の入力端子ａと
Ｄ型フリップフロップ回路７のデータ入力端子りに接続
されている。Ｄ型フリップフロップ回路７の出力端子Ｑ
は排他的論理和回路２の第２の入力端子すに接続されて
いる。排他的論理和回路２の出力端子は出力端子６に接
続されると共に、Ｄ型フリップフロップ回路７のクロッ
ク入力端子ＣＫに接続されている。An input terminal 1 is connected to a first input terminal a of an exclusive OR circuit 2 and a data input terminal of a D-type flip-flop circuit 7. Output terminal Q of D-type flip-flop circuit 7
is connected to the second input terminal of the exclusive OR circuit 2. An output terminal of the exclusive OR circuit 2 is connected to an output terminal 6 and also to a clock input terminal CK of a D-type flip-flop circuit 7.
第２図はこの回路の動作タイミング図を示す。FIG. 2 shows an operational timing diagram of this circuit.
いま、入力端子１の入力値が論理値” １ ” 、Ｄ型
フリップフロップ回路７の出力値が論理値゛１′″であ
り、従って、排他的論理和回路２の出力値は論理値“０
”であるとする、ここで、入力端子１の入力値が“１”
から“０”に変化したとすると、排他的論理和回路２の
出力値は“１”となる、これにより、変化後の入力端子
１の論理値“０°°がＤ型フリップフロップ回路７に取
り込まれ、Ｄ型フリップフロップ回路７の出力が“０”
に変化する。従って、排他的論理和回路２の出力は再び
“０”となる、入力端子１の入力値が“０”がら“。Now, the input value of the input terminal 1 is the logical value "1", the output value of the D-type flip-flop circuit 7 is the logical value "1'", and therefore the output value of the exclusive OR circuit 2 is the logical value "0".
”, where the input value of input terminal 1 is “1”
If the change occurs from 0 to 0, the output value of the exclusive OR circuit 2 becomes 1. As a result, the logic value 0° of the input terminal 1 after the change is transferred to the D-type flip-flop circuit 7. The output of the D-type flip-flop circuit 7 becomes “0”.
Changes to Therefore, the output of the exclusive OR circuit 2 becomes "0" again, even though the input value of the input terminal 1 is "0".
１″に変化した場合も同様に動作し、入力端子の入力値
の変化１回に対し、１個のパルス信号が出力端子６に出
力される。ここで、出力端子６に出力されるパルス信号
は、入力端子１の値が変化してから、Ｄ型フリップフロ
ップ回路７が動作して入力信号を取り込むまで、論理値
“１”を確実に出力する。1'', the same operation occurs, and one pulse signal is output to the output terminal 6 for each change in the input value of the input terminal.Here, the pulse signal output to the output terminal 6 The circuit reliably outputs the logical value "1" from the time the value of the input terminal 1 changes until the D-type flip-flop circuit 7 operates and takes in the input signal.
このように、順序回路としてのＤ型フリップフロップ回
路７が出力端子６へ確実なパルスの出力を保証するので
、正確な周波数逓倍動作が可能である。なお、Ｄ型フリ
ップフロップ回路のクロック入力端子の前段及び負出力
端子の後段に、適宜インバータ等の遅延素子を挿入する
ようにしてもよい。In this way, the D-type flip-flop circuit 7 as a sequential circuit ensures reliable output of pulses to the output terminal 6, so accurate frequency multiplication operation is possible. Note that a delay element such as an inverter may be appropriately inserted before the clock input terminal and after the negative output terminal of the D-type flip-flop circuit.
［発明の効果コ
以上説明したように本発明によれば、Ｄ型フリップフロ
ップ回路を遅延回路として使用しているので、素子面積
を小さくでき、製造バラツキが大きいコンデンサ素子を
使用した場合に比してはるかに信頼性が高い周波数逓倍
回路を実現することができる。[Effects of the Invention] As explained above, according to the present invention, since a D-type flip-flop circuit is used as a delay circuit, the element area can be reduced, compared to the case where a capacitor element with large manufacturing variations is used. This makes it possible to realize a much more reliable frequency multiplier circuit.
第１図は本発明の実施例に係る周波数逓倍回路を示す回
路図、第２図はその動作タイミング図、第３図は従来の
周波数逓倍回路を示す回路図である。FIG. 1 is a circuit diagram showing a frequency multiplier circuit according to an embodiment of the present invention, FIG. 2 is an operation timing diagram thereof, and FIG. 3 is a circuit diagram showing a conventional frequency multiplier circuit.
Claims (1)
力し周波数逓倍された出力信号で前記入力信号を保持す
るＤ型フリップフロップ回路と、前記入力信号を第１の
入力端子に入力し前記Ｄ型フリップフロップ回路の出力
を第２の入力端子に入力し前記周波数逓倍された出力信
号を出力する排他的論理和回路とを具備したことを特徴
とする周波数逓倍回路。(1) A D-type flip-flop circuit that inputs an input signal to be frequency-multiplied to a data input terminal and holds the input signal as a frequency-multiplied output signal; 1. A frequency multiplier circuit comprising: an exclusive OR circuit that inputs the output of the type flip-flop circuit to a second input terminal and outputs the frequency-multiplied output signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23318188A JPH0279619A (en) | 1988-09-16 | 1988-09-16 | Frequency multiplication circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23318188A JPH0279619A (en) | 1988-09-16 | 1988-09-16 | Frequency multiplication circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0279619A true JPH0279619A (en) | 1990-03-20 |
Family
ID=16951004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23318188A Pending JPH0279619A (en) | 1988-09-16 | 1988-09-16 | Frequency multiplication circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0279619A (en) |
-
1988
- 1988-09-16 JP JP23318188A patent/JPH0279619A/en active Pending
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