JPS61144931A - Multiplied sampling circuit - Google Patents
Multiplied sampling circuitInfo
- Publication number
- JPS61144931A JPS61144931A JP59267825A JP26782584A JPS61144931A JP S61144931 A JPS61144931 A JP S61144931A JP 59267825 A JP59267825 A JP 59267825A JP 26782584 A JP26782584 A JP 26782584A JP S61144931 A JPS61144931 A JP S61144931A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse
- punching
- input data
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は伝送路を介して入力するディジタル符号を標本
化して出力する逓倍テンブリング回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a multiplier tenbling circuit that samples and outputs digital codes input via a transmission path.
従来、この種の逓倍サンプリング回路は、入力するディ
ジタル符号をこのディジタル符号が標本化された周波数
ｆｏ （ディジタル符号の速度）のＮ（整数）倍の周波
数ｆ、の時計パルスで標本化する。この場合の標本化の
誤差ε１は
一１／ｆ１＜ｔ、≦＋１／ｆＩ
の範囲となる。Conventionally, this type of multiplication sampling circuit samples an input digital code with a clock pulse having a frequency f that is N (integer) times the frequency fo (digital code speed) at which the digital code is sampled. The sampling error ε1 in this case is in the range -1/f1<t, ≦+1/fI.
第３図は従来の逓倍サンプリング回路の一例を示す回路
図、また第３図は第２図の入出力データの一例を示すタ
イムチャートである。FIG. 3 is a circuit diagram showing an example of a conventional multiplication sampling circuit, and FIG. 3 is a time chart showing an example of the input/output data of FIG. 2.
図において、入力データは標本化周波数ｒｏ（例えば２
５６ｋＨｚ）で標本化されたディジタル符号からなる。In the figure, the input data is at the sampling frequency ro (e.g. 2
It consists of a digital code sampled at 56 kHz).
この入力データを標本化する標本化周波数ｆｘ （例え
ば２，０４８ＭＨｚ）は周波数ｆ。の整数Ｎ（例えば８
）倍を有する。Ｄ形７リツプフロツプ回路（以後り形Ｆ
Ｆ回路）２１は入力データを端子りへ、また標本化周波
数ｆ１の時計パルスを端子Ｃへそれぞれ入力し、出力デ
ータを端子Ｑから出力する。The sampling frequency fx (for example, 2,048 MHz) for sampling this input data is the frequency f. an integer N (e.g. 8
) have times. D type 7 lip-flop circuit (hereinafter referred to as type F)
F circuit) 21 inputs input data to a terminal, inputs a clock pulse of sampling frequency f1 to a terminal C, and outputs output data from a terminal Q.
この場合、第３図に示すように入力データＡが標本化周
波数ｆ、のパルスａの立上シ時点、すなわち打抜時点直
後にパルスが立上ると、打抜時点となる出力データＣの
立上シはパルスａの次のパルスｂの立上）時点となる。In this case, as shown in FIG. 3, when input data A rises at the rising edge of pulse a of sampling frequency f, that is, immediately after the punching point, output data C rises at the punching point. The top point is the rising edge of pulse b following pulse a.
従って、出力データＣは立上シ時点が周波数ｆ１のほぼ
１周期分、すなわち１／ｆ、たけ遅れ、出力データの符
号パルスが短縮される。Therefore, the rising time of the output data C is delayed by approximately one cycle of the frequency f1, that is, 1/f, and the code pulse of the output data is shortened.
一方、入力データＢは標本化周波数ｆ、のパルスＣの立
上り時点直後に立下るので、打抜時点となる出力データ
の立下シはパルスＣの次のパルスｄの立上少時点となる
。従って、前述同様周波数ｆ。On the other hand, since the input data B falls immediately after the rising edge of the pulse C having the sampling frequency f, the falling edge of the output data, which corresponds to the punching point, occurs at the rising edge of the pulse d following the pulse C. Therefore, the frequency f as described above.
のほぼ１周期分、すなわち１／ｆ１ だけ遅れ、出力デ
ータのパルス長は最大±１／ｆ１の誤差を有する。The pulse length of the output data has a maximum error of ±1/f1.
この誤差は標本化周波数ｆ＋ （＝Ｎ−ｆｏ ）を大き
く、すなわちＮを大きくすれば小さくできる。This error can be reduced by increasing the sampling frequency f+ (=N-fo), that is, by increasing N.
上述した従来の逓倍サンプリング回路は、標本化されて
入力するディジタル符号の速度、すなわち標本化周波数
ｆ０のＮ倍の標本化周波数ｆ、の時計パルスを、逓倍サ
ンブリング回路を含むシステムから取出して使用するの
で、精度が限定されるという問題点があった。The above-mentioned conventional multiplication sampling circuit extracts clock pulses at a sampling frequency f that is N times the sampling frequency f0, which is the speed of the input digital code after being sampled, from a system that includes the multiplication sampling circuit and uses it. Therefore, there was a problem that accuracy was limited.
本発明の目的は、上記問題点を解決し簡単な逓倍回路を
付加して出力符号のパルス長の誤差を従来回路の１／２
にし、精度を向上させる逓倍サンプリング回路を提供す
ることにある。An object of the present invention is to solve the above problems and reduce the error in the pulse length of the output code to 1/2 of that of the conventional circuit by adding a simple multiplier circuit.
The object of the present invention is to provide a multiplication sampling circuit that improves accuracy.
本発明の逓倍サンプリング回路は、ディジタル符号の入
力データを入力し且つディジタル符号の速度の整数倍の
周波数を有する時計パルスを打抜パルスとしてシステム
から取出して、一方には直接にまた他方にはインバータ
ヤ幸を介し反転させてそれぞれ入力する入力データの第
１、第２の打抜手段と、これら二つの打抜手段の出力パ
ルスがいずれか一方だけのときパルスを出力する変化点
検出手段と、この変化点検出手段の出力を打抜ノくルス
として入力データを打抜き出力データを出力する第３の
打抜手段具とを備える。The multiplication sampling circuit of the present invention inputs digital code input data and extracts clock pulses having a frequency that is an integer multiple of the speed of the digital code from the system as a punching pulse, and outputs the data directly on one side and on the other side through an inverter. first and second punching means for respectively inverting and inputting the input data through a wire transfer; a change point detecting means for outputting a pulse when only one of the output pulses of these two punching means is output; A third punching means is provided for punching input data and outputting output data using the output of the change point detection means as a punching pulse.
また、一つの具体回路は、第１〜第３の打抜手段として
Ｄ形７リツプフロツプ（ＦＦ）回路を、また変化点検出
手段として排他的論理和回路を、それぞれ使用し、Ｄ形
ＦＦ回路ではデータ入力端子に入力データが、またクロ
ック入力端子に時計パルスまたは打抜パルスがそれぞれ
入力し出力端子からデータを出力する。In addition, one specific circuit uses D-type 7 lip-flop (FF) circuits as the first to third punching means and an exclusive OR circuit as the change point detection means. Input data is input to the data input terminal, a clock pulse or punching pulse is input to the clock input terminal, and data is output from the output terminal.
次に本発明の実施例について図面を参照して説明する。 Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示す機能ブロック図、また
第２図は第１図に示す回路の入出力データの一例を示す
タイムチャートである。FIG. 1 is a functional block diagram showing an embodiment of the present invention, and FIG. 2 is a time chart showing an example of input/output data of the circuit shown in FIG.
図においてＭｌの打抜手段であるＤ形ＦＦ回路４１は、
入力データを端子りへ、標本化周波数（例えば２，０４
８ＭＨｚ ） ｆ、の時計パルスを打抜パルスとして端
子Ｃへそれぞれ入力する。Ｍ２の打抜手段であるＤ形Ｆ
Ｆ回路４２は入力データを端子りへ、標本化周波数ｆ１
の時計パルスをインバータ（ＩＮＶ）４０を介し打抜パ
ルスとして端子Ｃへ、それぞれ入力する。横比点検出手
段である排他的論理和回路（ＸＯＲ）４３はＤ形ＦＦ回
路４１．４２両者の端子Ｑからの出力を入力とする。第
３の打抜手段であるＤ形ＦＦ回路４４は入力データを端
子りへ、また排他的論理和回路４３の出力を打抜パルス
として端子Ｃへそれぞれ入力し、端子Ｑかから出力デー
タを出力する。In the figure, the D-type FF circuit 41, which is the punching means for Ml, is
input data to terminal, sampling frequency (for example 2,04
A clock pulse of 8 MHz) f is input to terminal C as a punching pulse. D type F which is a punching means for M2
The F circuit 42 inputs input data to a terminal, and outputs the sampling frequency f1.
Clock pulses are input to terminal C via an inverter (INV) 40 as punching pulses. An exclusive OR circuit (XOR) 43, which is a side ratio point detection means, inputs the outputs from the terminals Q of both the D-type FF circuits 41 and 42. The D-type FF circuit 44, which is the third punching means, inputs the input data to the terminal, inputs the output of the exclusive OR circuit 43 as a punching pulse to the terminal C, and outputs the output data from the terminal Q. do.
従って、Ｄ形ＦＦ回路４１は標本化周波数ｆ、の時計パ
ルスの立上シで入力データを打抜いて出力し、一方り形
ＦＦ回路４２は時計パルスの立下シで打抜いて出力する
ので、排他的論理和回路４３は入力データの変化点の次
に現われる時計ノくルスでＤ形ＦＦ回路４１または４２
の早い方に対応する時計パルスを出力する。たとえば第
５図に示すように、標本化周波数ｆ１の時計パルスｅの
途中で入力データＡが立上ったとき、時計パルスｅの次
の変化点、すなわち立下シ時点が排他的論理和口ｊ！ｉ
！４３の出力時点となシＤ形ＦＦ回路４４の出力データ
Ｅが立上るので、出力データＥの立上シは最大１／２ｆ
、の遅れとなシ、パルスが短縮される。Therefore, the D-type FF circuit 41 punches and outputs the input data at the rising edge of the clock pulse of sampling frequency f, while the one-way type FF circuit 42 punches and outputs the input data at the falling edge of the clock pulse. , the exclusive OR circuit 43 converts the D-type FF circuit 41 or 42 at the clock pulse that appears next to the change point of the input data.
Outputs a clock pulse corresponding to the earlier one. For example, as shown in FIG. 5, when input data A rises in the middle of clock pulse e with sampling frequency f1, the next changing point of clock pulse e, that is, the falling point, is the exclusive OR gate. j! i
! Since the output data E of the D-type FF circuit 44 rises at the output point of 43, the rise of the output data E is at most 1/2f.
, the pulse is shortened.
同様に、時計パルスｆ、の途中で入力パルスＢの立下シ
時点があるときは、Ｄ形ＦＦ回路４４の出力データＦの
立下シは最大１／２ｆ、の遅れとなシ、パルスは伸長さ
れる。こうして、排他的論理和回路４３の出力は出力デ
ータの変化点を現わすパルスとなシ、また標本化の誤差
は従来の±１／ｆ１から±１／２ ｆ、の範囲に縮まる
。Similarly, when there is a falling point of the input pulse B in the middle of the clock pulse f, the falling point of the output data F of the D-type FF circuit 44 is delayed by a maximum of 1/2 f, and the pulse is Extended. In this way, the output of the exclusive OR circuit 43 becomes a pulse representing a change point in the output data, and the sampling error is reduced from the conventional range of ±1/f1 to ±1/2 f.
上記実施例ではＤ形ＦＦ回路および排他的論理和回路に
よる構成を図示して説明したが、標本化周波数を有する
時計パルスを直接入力および反転入力した信号それぞれ
により入力データを２倍の周波数で標本化し入力データ
の変化点が現れたときに最初の正常パルスを出力して、
それを出力データ形成用の時計パルスとする回路が従来
の回路（Ｄ形ＦＦ［ｇ路）に付加されればよい。また本
実雄側ではインバータにより時計の反転パルスを形成し
たが、システムが標本化周波数による反転した時計パル
スを有する場合はインバータは不要である。In the above embodiment, the configuration using the D-type FF circuit and the exclusive OR circuit was illustrated and explained, but the input data is sampled at twice the frequency by the direct input and the inverted input of the clock pulse having the sampling frequency. outputs the first normal pulse when the input data changes.
A circuit that uses this as a clock pulse for forming output data may be added to the conventional circuit (D-type FF [g path)]. Furthermore, although the inverter was used to generate clock inversion pulses on the Honjitsuo side, if the system has inverted clock pulses based on the sampling frequency, the inverter is not necessary.
以上説明したように本発明は、入力する打抜パルスに使
用する時計パルスを一方は直接に、他方は位相を反転さ
せて打抜パルスとし入力データのパルス変化点を時計パ
ルスの１８０度の位相内に置くことによシ、漱子化をデ
ィジタル回路だけで容易にかつ経済的に実現できる効果
がめる。As explained above, in the present invention, one of the clock pulses used for the input punching pulse is used as the punching pulse directly, and the other is used as the punching pulse with the phase reversed.The pulse change point of the input data is set to the 180 degree phase of the clock pulse. By placing the digital circuit within the circuit, it is possible to easily and economically realize the system using only digital circuits.
第１図は本発明の実施例を示す機能ブロック図、第２図
は第１図の動作を示すタイムチャート、第３図は従来の
逓倍サンプリング回路のプｐ２り図、第４図は第３図の
動作を示すタイムチャートである。
４１、４２．４４・・・・・・Ｄ形７リツプフロ、ブ回
路（打抜手段）、４３・・・・・・排他的論理和回路（
変化点検出手段）。
Ｉ〜Ｎ、
＄ ３ 図
第 ４ＴＩ！ＪFIG. 1 is a functional block diagram showing an embodiment of the present invention, FIG. 2 is a time chart showing the operation of FIG. 1, FIG. 3 is a diagram of a conventional multiplication sampling circuit, and FIG. 5 is a time chart showing the operation shown in the figure. 41, 42.44...D type 7 lip flow, block circuit (punching means), 43...exclusive OR circuit (
change point detection means). I~N, $3 Figure No. 4TI! J
Claims (2)
ィジタル符号の速度の整数倍の周波数を標本化周波数と
して有する時計パルスを打抜パルスとして前記入力デー
タを打抜く第１の打抜手段と、前記入力データを直接入
力し前記時計パルスの位相を反転して入力して前記入力
データを打抜く第２の打抜手段と、第１および第２の打
抜手段の打抜き出力パルスが何れか一方だけのときパル
スを出力する変化点検出手段と、この変化点検出手段の
出力を打抜パルスとして前記入力データを打抜く第３の
打抜手段とを有し、前記第３の打抜手段の出力を出力デ
ータとすることを特徴とする逓倍サンプリング回路。(1) a first punching means that inputs input data of a digital code and punches the input data using a clock pulse having a sampling frequency that is an integral multiple of the speed of the digital code as a punching pulse; a second punching means for punching the input data by directly inputting the input data and inverting the phase of the clock pulse; and a punching output pulse of only one of the first and second punching means. a change point detection means that outputs a pulse when A multiplication sampling circuit characterized in that output data is .
Ｄ形フリップフロップ回路で、前記変換点検出手段が排
他的論理和回路である特許請求の範囲第（１）項記載の
逓倍サンプリング回路。(2) The multiplier according to claim (1), wherein each of the first, second, and third punching circuits is a D-type flip-flop circuit, and the conversion point detection means is an exclusive OR circuit. sampling circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267825A JPS61144931A (en) | 1984-12-19 | 1984-12-19 | Multiplied sampling circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267825A JPS61144931A (en) | 1984-12-19 | 1984-12-19 | Multiplied sampling circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61144931A true JPS61144931A (en) | 1986-07-02 |
Family
ID=17450130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59267825A Pending JPS61144931A (en) | 1984-12-19 | 1984-12-19 | Multiplied sampling circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61144931A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63171027U (en) * | 1987-04-24 | 1988-11-08 | ||
| JPH03117208A (en) * | 1989-09-29 | 1991-05-20 | Nec Corp | Data latch circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5451710A (en) * | 1977-10-03 | 1979-04-23 | Fujitsu Ltd | Bit phase synchronizing circuit |
| JPS59191927A (en) * | 1983-03-26 | 1984-10-31 | Fuji Facom Corp | Synchronizing circuit |
-
1984
- 1984-12-19 JP JP59267825A patent/JPS61144931A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5451710A (en) * | 1977-10-03 | 1979-04-23 | Fujitsu Ltd | Bit phase synchronizing circuit |
| JPS59191927A (en) * | 1983-03-26 | 1984-10-31 | Fuji Facom Corp | Synchronizing circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63171027U (en) * | 1987-04-24 | 1988-11-08 | ||
| JPH03117208A (en) * | 1989-09-29 | 1991-05-20 | Nec Corp | Data latch circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2592810B2 (en) | Sample rate conversion circuit | |
| US5923190A (en) | Phase detector having a sampling circuit | |
| JPS62245814A (en) | Pulse circuit | |
| JPS61144931A (en) | Multiplied sampling circuit | |
| KR890011192A (en) | Digital FM Demodulator | |
| JPS6231238A (en) | Demodulation device | |
| JPS63187366A (en) | Arithmetic unit for moving average | |
| SU1550514A1 (en) | Wave-type digital integrator | |
| JPS60123931A (en) | Arithmetic circuit | |
| SU1272310A1 (en) | Linear interpolator | |
| JPH02308616A (en) | Edge detection circuit | |
| JPS63204836A (en) | Clock crossover circuit | |
| JPS5934188Y2 (en) | signal input circuit | |
| SU924839A1 (en) | Delayed pulse shaper | |
| JPH0548432A (en) | 1/3 frequency divider circuit | |
| JPS62232214A (en) | Noise elimination circuit | |
| JPS62233944A (en) | Timing extraction circuit | |
| JPH0236631A (en) | Bit phase synchronizing circuit | |
| JPH0523632U (en) | 1/3 frequency divider | |
| JPS59100817A (en) | Processing circuit of pulse from encoder | |
| JPS6395518A (en) | Clock exchanging circuit | |
| JPS6416194A (en) | Synchronization sampling circuit | |
| JPS63119319A (en) | Phase discriminating and processing circuit | |
| JPH04291654A (en) | Interruption control circuit | |
| JPH0468737A (en) | Demodulator for differential phase modulation communication system |