JPH03116849A - 半導体装置の試験方法および装置 - Google Patents
半導体装置の試験方法および装置Info
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- JPH03116849A JPH03116849A JP1251898A JP25189889A JPH03116849A JP H03116849 A JPH03116849 A JP H03116849A JP 1251898 A JP1251898 A JP 1251898A JP 25189889 A JP25189889 A JP 25189889A JP H03116849 A JPH03116849 A JP H03116849A
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- 238000012360 testing method Methods 0.000 title claims abstract description 77
- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000000034 method Methods 0.000 title claims abstract description 5
- 238000011156 evaluation Methods 0.000 abstract description 9
- 230000004044 response Effects 0.000 abstract description 4
- 238000010276 construction Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012812 general test Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の試験技術、特に、半導体装置の
電気的特性を試験する技術、例えば、新機種の開発設計
時における半導体装置の特性評価や、設計不備発見時等
における不良解析等に利用して有効なものに関する。
電気的特性を試験する技術、例えば、新機種の開発設計
時における半導体装置の特性評価や、設計不備発見時等
における不良解析等に利用して有効なものに関する。
半導体装置についての新機種の開発設計時においては、
開発または設計された半導体装置が所期の性寵や機能を
発揮するか否か、半導体装置の試験装置により電気的特
性が試験される。
開発または設計された半導体装置が所期の性寵や機能を
発揮するか否か、半導体装置の試験装置により電気的特
性が試験される。
このような場合、半導体装置についての試験装置の本体
に試験対象物である半導体装置がソケットを介して直接
的に接続され、本体と半導体装置との間で電気的交信が
実行されることにより、試験が実施される。
に試験対象物である半導体装置がソケットを介して直接
的に接続され、本体と半導体装置との間で電気的交信が
実行されることにより、試験が実施される。
なお、半導体装置の試験技術を述べである例としては、
株式会社プレスジャーナル発行「月刊Semicond
uctor World 昭和63年3月号」昭和
63年2月20日発行P84〜P94、がある。
株式会社プレスジャーナル発行「月刊Semicond
uctor World 昭和63年3月号」昭和
63年2月20日発行P84〜P94、がある。
また、半導体素子用チェンクボードを述べである例とし
て、実開昭61−132772号公報、がある。
て、実開昭61−132772号公報、がある。
このような半導体装置の試験方法においては、試験装置
本体の信号波形は理想的な形状に形成されているため、
理論値に合致した測定には有利である。しかし、この試
験状況は半導体装置力5所定の基板に実装された実際の
使用状況と異なる。なぜならば、実際の使用状況におい
ては、信号波形に歪みやタイミングのずれ等が発生して
いるためである。
本体の信号波形は理想的な形状に形成されているため、
理論値に合致した測定には有利である。しかし、この試
験状況は半導体装置力5所定の基板に実装された実際の
使用状況と異なる。なぜならば、実際の使用状況におい
ては、信号波形に歪みやタイミングのずれ等が発生して
いるためである。
このように試験の状況と、実際の使用状況とが相異して
いると、インターミツテントに障害が発生する場合等に
ついては、試験によって不良現象を再現させるのが困難
になり、正確な評価や解析を実現することができないと
いう問題点があることが、本発明者によって明らかにさ
れた。
いると、インターミツテントに障害が発生する場合等に
ついては、試験によって不良現象を再現させるのが困難
になり、正確な評価や解析を実現することができないと
いう問題点があることが、本発明者によって明らかにさ
れた。
本発明の目的は、試験の状況を実際の状況に合致させる
ことができる半導体装置の試験方法および袋=を提供す
ることにある。
ことができる半導体装置の試験方法および袋=を提供す
ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を説明すれば、次の通りである。
を説明すれば、次の通りである。
すなわち、試験装置本体と試5Wi対象物である半導体
装置とに、試験対象物である半導体装置が実際に搭載さ
れる実装回路と均等の回路が接続さ瓢試験対象物である
半導体装置が実際に使用される状況と均等の状況下で試
験が実行されることを特徴とする。
装置とに、試験対象物である半導体装置が実際に搭載さ
れる実装回路と均等の回路が接続さ瓢試験対象物である
半導体装置が実際に使用される状況と均等の状況下で試
験が実行されることを特徴とする。
前記した手段によれば、試験装置本体および試験対象物
相互間に、当該試験対象物である半導体装置が実際に搭
載される実装回路と均等の回路が接続されることにより
、試験状況が実際の使用状況に合致されるため、試験に
おいて実際の使用状況が再現される。その結果、実際の
使用状況に見合った正確な評価や解析が確保されること
になる。
相互間に、当該試験対象物である半導体装置が実際に搭
載される実装回路と均等の回路が接続されることにより
、試験状況が実際の使用状況に合致されるため、試験に
おいて実際の使用状況が再現される。その結果、実際の
使用状況に見合った正確な評価や解析が確保されること
になる。
第1図は本発明の一実施例である半導体装置の試験装置
を示す回路図である。
を示す回路図である。
本実施例において、本発明に係る半導体装置の試験装置
は電気的に試験を実行する本体1と、試験対象物である
半導体装置を本体lに電気的に接続するための接続装置
としてのソケット2と、本体lおよびソケット2の相互
間に接続されている中間回路構築装置3とを備えている
。中間回路構築装置3は中間回路を構成するための能動
素子や受動素子(以下、部品ということがある。)5を
着脱自在に接続し得るように構成されており、これら部
品5の交換や選定により所望の中間回路4を構築し得る
ようになっている。中間回路4は本体1側からソケット
2側への方向の入力側回路4aに限らず、ソケット2側
から本体l側への方向の出力側回路4bをも構成し得る
ようになっている。
は電気的に試験を実行する本体1と、試験対象物である
半導体装置を本体lに電気的に接続するための接続装置
としてのソケット2と、本体lおよびソケット2の相互
間に接続されている中間回路構築装置3とを備えている
。中間回路構築装置3は中間回路を構成するための能動
素子や受動素子(以下、部品ということがある。)5を
着脱自在に接続し得るように構成されており、これら部
品5の交換や選定により所望の中間回路4を構築し得る
ようになっている。中間回路4は本体1側からソケット
2側への方向の入力側回路4aに限らず、ソケット2側
から本体l側への方向の出力側回路4bをも構成し得る
ようになっている。
次に、前記構成に係る半導体装置の試験装置を使用した
場合につき、本発明の一実施例である半導体装置の試験
方法を説明する。
場合につき、本発明の一実施例である半導体装置の試験
方法を説明する。
本実施例においては、スタティックーランダ人・アクセ
ス・メモリーが作り込まれた半導体集積回路装置(以下
、メモリーICという。)10について試験される。試
験対象物であるメモリーICl0はソケット2に装着さ
れ、本体1および中間回路構築装置3に電気的に接続さ
れる。
ス・メモリーが作り込まれた半導体集積回路装置(以下
、メモリーICという。)10について試験される。試
験対象物であるメモリーICl0はソケット2に装着さ
れ、本体1および中間回路構築装置3に電気的に接続さ
れる。
一方、中間回路fN築装置3には所定の中間回路4を構
築するのに必要な能動素子や受動素子等の部品5が選定
されて適宜装着される。当該中間回路4は試験対象物で
あるメモリーICl0が実際に使用される実装基板上の
回路と可及的に均等になるように構築される。その代表
的な能動素子として、例えば、トランジスタ・トランジ
スタ・ロジック(TTL)が複数個設定されて、中間回
路構築装置3に装着されている。
築するのに必要な能動素子や受動素子等の部品5が選定
されて適宜装着される。当該中間回路4は試験対象物で
あるメモリーICl0が実際に使用される実装基板上の
回路と可及的に均等になるように構築される。その代表
的な能動素子として、例えば、トランジスタ・トランジ
スタ・ロジック(TTL)が複数個設定されて、中間回
路構築装置3に装着されている。
そして、本実施例においては、試1駿対象物であるメモ
リーICl0のV c c 端子に本体1が直接的に接
続され、メモリーICl0のA dd OR子、C5端
子、WE端子およびOE端子に入力側中間回路4aが接
続されているとともに、I10端子に出力側中間回路4
bが接続されている。
リーICl0のV c c 端子に本体1が直接的に接
続され、メモリーICl0のA dd OR子、C5端
子、WE端子およびOE端子に入力側中間回路4aが接
続されているとともに、I10端子に出力側中間回路4
bが接続されている。
この状態において、試験装置本体1と、試験対象物であ
るメモリーICl0との間でテスト信号が交わされ、所
定の電気的特性試験が実行される。
るメモリーICl0との間でテスト信号が交わされ、所
定の電気的特性試験が実行される。
このとき、試験装置本体1からのテスト信号は入力側中
間回路4aを介してメモリーIC10に入力され、メモ
リーICl0からの応答信号は出力側中間回路4bを介
して本体lに返信される。
間回路4aを介してメモリーIC10に入力され、メモ
リーICl0からの応答信号は出力側中間回路4bを介
して本体lに返信される。
したがって、試験装置本体lからのテスト信号およびメ
モリーIC10からの応答信号は、中間回路4aおよび
4bによって若干変形されて本体1およびメモリーtc
toにそれぞれ入力されることになる。そして、中間回
路4はメモリーICl0が実際に使用される回路と均等
になるように構築されているため、実際の状況が再現さ
れた状態で、メモリーICl0に対する前記試験が実行
されることになる。
モリーIC10からの応答信号は、中間回路4aおよび
4bによって若干変形されて本体1およびメモリーtc
toにそれぞれ入力されることになる。そして、中間回
路4はメモリーICl0が実際に使用される回路と均等
になるように構築されているため、実際の状況が再現さ
れた状態で、メモリーICl0に対する前記試験が実行
されることになる。
したがって、この試験対象物であるメモリーXCl0に
ついて、実際の使用状況に見合った試験が実行され、そ
れに対応したt&Mデータが得ら汰正確な評価や分析が
確保されることになる。
ついて、実際の使用状況に見合った試験が実行され、そ
れに対応したt&Mデータが得ら汰正確な評価や分析が
確保されることになる。
前記実施例によれば次の効果が得られる。
(1) !A:M装置本体および試、験対象物相互間
に、当該試験対象物である半導体装置が実際に搭載され
る実装回路と均等の回路を接続することにより、当該半
導体装置に対する試験状況が実際の使用状況に合致され
るため、当該試験において実際の使用状況が再現される
。その結果、試験対象物である半導体装置について、実
際の使用状況に見合った正itな評価や解析が確保され
ることになる。
に、当該試験対象物である半導体装置が実際に搭載され
る実装回路と均等の回路を接続することにより、当該半
導体装置に対する試験状況が実際の使用状況に合致され
るため、当該試験において実際の使用状況が再現される
。その結果、試験対象物である半導体装置について、実
際の使用状況に見合った正itな評価や解析が確保され
ることになる。
0) 実際の使用状況が再現されることにより、検査対
象物である半導体装置について実際の使用状況に見合っ
た正確な評価や分析が確保されるため、半導体装置につ
いての新機種の開発設計に際して迅速な対応が可能にな
る。
象物である半導体装置について実際の使用状況に見合っ
た正確な評価や分析が確保されるため、半導体装置につ
いての新機種の開発設計に際して迅速な対応が可能にな
る。
(3) 半導体装置を実際に実装基板に実装しないで
、半導体装置の評価や分析を実行することができるため
、設備費用や開発費用等を低減化することができる。
、半導体装置の評価や分析を実行することができるため
、設備費用や開発費用等を低減化することができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
例えば、中間回路としては、試験対象物である半導体装
置について実際に使用される実!&基板が人手可能な場
合等にあっては、当該実装基板を中間回路として、試験
装置本体および試験対象物である半導体装置の相互間に
接続してもよい。
置について実際に使用される実!&基板が人手可能な場
合等にあっては、当該実装基板を中間回路として、試験
装置本体および試験対象物である半導体装置の相互間に
接続してもよい。
中間回路を構成する能動素子としては、例えば、ローパ
ワー・ショットキー、アドバンスト・シぎットキー、ア
ドバンスト・ローパワー・ショットキーについては、T
TL等を、ハイスピードCMO3については、CMO5
等を使用することができる。
ワー・ショットキー、アドバンスト・シぎットキー、ア
ドバンスト・ローパワー・ショットキーについては、T
TL等を、ハイスピードCMO3については、CMO5
等を使用することができる。
以上の説明では主として本発明者によってなされた発明
をその背景となつた利用分野であるスタティノーク・ラ
ンダム・アクセス・メモリーICの試験技術に適用した
場合について説明したが、それに限定されるものではな
く、ロジック等のようなその他の半導体装置に対する試
験全般に通用することができる。
をその背景となつた利用分野であるスタティノーク・ラ
ンダム・アクセス・メモリーICの試験技術に適用した
場合について説明したが、それに限定されるものではな
く、ロジック等のようなその他の半導体装置に対する試
験全般に通用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、次の通りである。
て得られる効果を簡単に説明すれば、次の通りである。
試験装置本体および試験対象物相互間に、当該試験対象
物である半導体装置が実際に搭載される実装回路と均等
の回路を接続することにより、当該半導体装置に対する
試験状況が実際の使用状況に合致されるため、当該試験
において実際の使用状況が再現される。その結果、試1
襞対象物である半導体装置について、実際の使用状況に
見合った正確な評価や解析が確保されることになる。
物である半導体装置が実際に搭載される実装回路と均等
の回路を接続することにより、当該半導体装置に対する
試験状況が実際の使用状況に合致されるため、当該試験
において実際の使用状況が再現される。その結果、試1
襞対象物である半導体装置について、実際の使用状況に
見合った正確な評価や解析が確保されることになる。
第1図は本発明の一実施例である半導体装置の試験装置
を示す回路図である。 ■・・・試験装置本体、2・・・ソケフト(接続装置)
、3・・・中間回路構築装置、4・・・中間回路、4a
・・・入力側中間回路、4b・・・出力側中間回路、5
・・・中間回路構築部品、10・・・メモリーIC(半
導体装置)。
を示す回路図である。 ■・・・試験装置本体、2・・・ソケフト(接続装置)
、3・・・中間回路構築装置、4・・・中間回路、4a
・・・入力側中間回路、4b・・・出力側中間回路、5
・・・中間回路構築部品、10・・・メモリーIC(半
導体装置)。
Claims (1)
- 【特許請求の範囲】 1、試験装置本体と試験対象物である半導体装置とに、
試験対象物である半導体装置が実際に搭載される実装回
路と均等の回路が接続され、試験対象物である半導体装
置が実際に使用される状況と均等の状況下で試験が実行
されることを特徴とする半導体装置の試験方法。 2、前記均等回路として、試験対象物である半導体装置
が実際に使用される実装回路が利用されることを特徴と
する特許請求の範囲第1項記載の半導体装置の試験方法
。 3、試験装置本体と、この試験装置本体に試験対象物で
ある半導体装置を電気的に接続するための接続装置とに
中間回路が交換可能に接続されており、この中間回路は
試験対象物である半導体装置が実際に使用される実装回
路と均等になるように構成されていることを特徴とする
半導体装置の試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1251898A JPH03116849A (ja) | 1989-09-29 | 1989-09-29 | 半導体装置の試験方法および装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1251898A JPH03116849A (ja) | 1989-09-29 | 1989-09-29 | 半導体装置の試験方法および装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03116849A true JPH03116849A (ja) | 1991-05-17 |
Family
ID=17229596
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1251898A Pending JPH03116849A (ja) | 1989-09-29 | 1989-09-29 | 半導体装置の試験方法および装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03116849A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04364486A (ja) * | 1991-06-12 | 1992-12-16 | Pfu Ltd | ガルリード部品の試験装置 |
JP2015084398A (ja) * | 2013-09-17 | 2015-04-30 | 東京エレクトロン株式会社 | 基板検査装置 |
-
1989
- 1989-09-29 JP JP1251898A patent/JPH03116849A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04364486A (ja) * | 1991-06-12 | 1992-12-16 | Pfu Ltd | ガルリード部品の試験装置 |
JP2015084398A (ja) * | 2013-09-17 | 2015-04-30 | 東京エレクトロン株式会社 | 基板検査装置 |
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