JPH03113893A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶技術さらには記憶データの再配置方
式に適用して特に有効な技術に関し１例えば画像データ
記憶用のＲＡＭに利用して有効な技術に関する。

［従来の技術］ 従来、マイクロプロセッサと半導体メモリ等からなるマ
イクロコンピュータシステムにおいては、メモリ空間上
のある領域に格納されているデータ群をメモリ空間上の
他の領域に転送することがある。このようなデータ転送
の必要性は、例えば画像データを記憶するメモリにおい
て、画面上に表示されているある図形をＸ、Ｙ方向に所
定量だけ移動させたい場合、あるいはメモリ内に記憶さ
れたデータのうち不要になったものを廃棄して空き領域
が生じたときにデータを並び換えてメモリの使用効率を
高めたい場合に等において生じる。

従来、上記のようなデータの再配置はＤＭＡコントロー
ラを用いて行っていた。

［発明が解決しようとする課題］ ＤＭＡコントローラによるＤＭＡ転送でデータの再配置
を行う従来方式にあっては、同一メモリ内でデータを再
配置したい場合にも第７図に示すように一旦データをメ
モリＭＥＭからマイクロプロセッサＣＰＵへ読み出して
から他の領域へ格納するため、第８図に示すように１つ
のデータのリードとライトに４サイクル必要とし、転送
時間が長いとともに、データ転送の際にバスを使用する
ためシステムのスループットが低下するという問題点が
あった。

特に、メモリの大容量化に伴って今後ますます同一メモ
リチップ内でのデータの転送および再配置の必要性が高
くなると予想される。

本発明の目的は、チップ内でのデータの転送もしくは再
配置を高速で行ない、もってシステムのスループットを
向上させることができるような半導体メモリを提供する
ことにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本腰において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、メモリチップ内に、メモリアレイ部に隣接し
てデータ線延長上に１ワ一ド分のデータを保持可能なシ
フトレジスタを配置するとともに。

メモリアレイとシフトレジスタとの間にデータを選択的
に転送可能なゲート手段を設け、転送したいデータを含
むメモリ行を選択してシフトレジスタに一旦保持させて
シフトしてから転送先のメモリ行を選択して書き込むよ
うにするものである。

［作用］ 上記した手段によれば、チップ外部にデータを読み出す
ことなく、メモリ内の他の領域へデータを転送できると
ともに、最大１ワ一ド分のデータを同時に転送できるた
め通常のバスを使った１ワ一ド単位の転送に比べて転送
サイクル数を減らし、トータルの転送所要時間を大幅に
短縮することができる。

［実施例］ 第１図には５本発明をＲＡＭに適用した場合の一実施例
が示されている。

同図において、Ｍ−ＡＲＹは読出し書込み可能なメモリ
セルがマトリックス状に配置されてなるメモリアレイ、
Ｘ−ＤＥＣは上記メモリアレイ内の１本のワード線を選
択するためのロウデコーダ、Ｙ−ＤＥＣはカラムスイッ
チ列Ｃ８を制御してメモリアレイＭ−ＡＲＹ内のデータ
線を選択して入出力バッファＩＯＢに接続させるカラム
デコーダである。なお、メモリアレイＭ−ＡＲＹの一側
にはデータ線上の信号を増幅するセンスアンプ列ＳＡが
設けられている。

ここまでの構成は従来の一般的なスタティックＲＡＭと
同一である。

しかしてこの実施例では、メモリアレイＭ−ＡＲＹのデ
ータ線の延長上にトランスファゲートからなる転送・マ
スク回路ＴＭＣを介してシフトレジスタＳＦＴと、この
シフトレジスタＳＦＴを制御するクロックを供給するシ
フトコントロール回路５ＣＮＴおよび上記転送・マスク
回路ＴＭＣのコントロール信号を発生するマスクコント
ロール回路ＭＣＮＴが設けられている。

また、転送元先頭アドレスと転送元最終アドレスおよび
転送先先頭アドレスをラッチする３本のアドレスラッチ
ＡＤＬと、アドレス切換回路ＡＤＣと、このアドレス切
換回路ＡＤＣおよびアドレスレジスタＡＤＬに対するタ
イミング信号やラッチされたアドレスに基づいて上記シ
フトコントロール回路５ＣＮＴやマスクコントロール回
路ＭＣＮＴの制御信号を発生するデータ転送タイミング
ジェネレータＤＴＧが設けられている。データ転送タイ
ミングジェネレータＤＴＧには外部からアドレスのラッ
チタイミングを与えるラッチ信号ＡＬＴ、〜ＡＬＴ、が
入力されるとともに、データ転送タイミングジェネレー
タＤＴＧからは、転送中外部からのメモリのアクセスを
禁止する信号またはデータの転送終了を知らせる信号Ｔ
ＥＤが外部へ出力されるように構成されている。

第２図には、転送・マスク回路ＴＭＣの構成例が、また
、第３図にはシフトレジスタＳＦＴの構成例が示されて
いる。

すなわち、メモリアレイ内の各データ線Ｄｉにはシフト
レジスタＳＦＴへのデータ転送を制御するクロックドイ
ンバータＩＮＶ１が接続され、このクロックドインバー
タＩ　Ｎ　Ｖ　１の出力端子がシフトレジスタＳＦＴを
構成するフリップフロップＦＦｉのデータ入力端子りに
接続されている。また、このフリップフロップＦＦｉの
出力端子と各データ線Ｄｉとの間にはシフトレジスタか
らメモリアレイへのデータ転送を制御するクロックドイ
ンバータＩ　Ｎ　Ｖ　ｚが接続されている。

上記クロックドインバータＩＮＶ、とＩＮＶ、はデータ
転送タイミングジェネレータＤＴＧからの転送制御信号
ＴＳ、〒１とアドレスレジスタＡＲＤにラッチされたア
ドレス（カラムアドレス）を号ＭＳＫとを入力信号とす
るＡＮＤゲートＧ１゜Ｇ２の出力信号によって制御され
る。ここでは、ＡＮＤゲートＧ工、Ｇ２はマスタコント
ロール回路ＭＣＮＴの一部を構成している。

一方、シフトレジスタＳＦＴは第３図のように互いに入
出力端子が接続されてなる一対のインバータＩＮｖ１１
．ＩＮＶ１２からなるラッチ部と、前段からの転送デー
タを受は入れるためのクロックドインバータＩＮＶよ。

および後段へのデータ転送を制御するクロックドインバ
ータＩＮＶ、、とにより構成されている。転送用ゲート
としてのクロックドインバータＩＮＶ、。とＩＮＶ、、
は、各々相補的なりロックＣＫ、ＣＫが供給されること
により。

交互に開閉されて一段ずつデータが転送されシフトレジ
スタのレーシングが防止される。

次に、上記メモリ内におけるデータ転送時の動作を第４
図および第５図を用いて説明する。

先ず、外部のプロセッサがメモリ内のデータ転送命令を
フェッチし、転送元先頭アドレスと転送元最終アドレス
および転送先先頭アドレスを次々と出力する。これに同
期してプロセッサはデータ転送を示す制御信号ＤＴＲと
アドレスラッチ信号ＡＬＴｌ−ＡＬＴ３を出力する。す
ると、メモリは制御信号ＤＴＲによりデータ転送要求を
認知し、アドレス切換回路ＡＤＣを切り換え、ラッチ信
号ＡＬＴ、〜ＡＬＴ、に同期して上記３つのアドレスを
内部のアドレスラッチＡＤＬに取込む。転送元先頭アド
レスおよび最終アドレスを取り込むと、メモリはロウア
ドレスに対応する１本のワード線を選択するとともに、
カラムアドレスに対応するデータ線の信号のみシフトレ
ジスタＳＦＴに転送させるように転送・マスク回路ＴＭ
Ｃを制御し、読出しデータをシフトレジスタＳＦＴにラ
ッチする（第４図（ａ）参照）。次にシフトコントロー
ル回路５ＣＮＴからシフトレジスタＳＦＴへシフトクロ
ックＧＫを供給して転送先先頭アドレスに応じた量だけ
シフトレジスタＳＦＴをシフト動作させる（第４図（ｂ
）参照）、その後、転送先先頭アドレスのロウアドレス
に対応するワード線をスフ制御回路ＴＭＣを制御してシ
フトレジスタＳＦＴ内のデータをメモリアレイ内の選択
行に書き込む０次に転送元先頭アドレスと最終アドレス
とを比較して一致しな゛いときは転送元先頭アドレスと
転送先先頭アドレスをそれぞれ更新して次のデータをシ
フトレジスタを介してメモリ内で転送する。そして、先
頭アドレスと最終アドレスとが一致した時点で転送終了
信号ＴＥＤをプロセッサに返して終了する。

このように、この実施例のメモリを使用すると転送ワー
ド数にかかわらずプロセッサは４サイクルでデータ転送
サイクルを終了するので、転送データのワード数が多く
なるほど従来方式（第８図）に比べてスループットが向
上する。

また、メモリ内で予め転送元先頭アドレスと転送元最終
アドレスとからデータの位置とワード数を計算し、同一
行に属するデータに関しては２ワ一ド以上のデータを同
時にシフトレジスタにラッチして転送先アドレスに転送
させるように転送・マスク回路ＴＭＣおよびシフトレジ
スタＳＦＴを制御するようにしてもよい。

第５図（ｂ）は、汎用プロセッサにより本実施例のメモ
リを制御する場合のタイミングを示す。

この場合、命令フェッチサイクルとメモリアドレスサイ
クルを繰返して、６サイクルで転送元先頭アドレスと転
送先先頭アドレス及び転送元先頭アドレスをメモリに対
し与えると、メモリは自動的にシフトレジスタを介して
内部でデータを他のエリアに転送する。

なお、上記実施例では転送データが転送元においても転
送先においても同一行に属する場合について説明したが
、実際のメモリでは転送データが２つの行にまたがる場
合も考えられる。その場合にも、シフトレジスタＳＦＴ
の最終段の出力を初段のフリップフロップに戻すように
構成しておくことにより、第６図（ｂ）〜（ｄ）のよう
に２つの行にまたがるデータの転送が可能となる。

第６図において、（ａ）は第１図の実施例のデータ転送
方式を、（ｂ）は転送先データが２つの行にまたがる場
合、（ｃ）は転送元データが２つの行にまたがる場合、
（ｄ）は転送先データおよび転送元データが２つの行に
またがる場合をそれぞれ示す。

なお、上記実施例では転送元先頭アドレスと最終アドレ
スを与えることで転送データ量を指定するようにしてい
るが、アドレスバスから転送元先頭アドレスをまたデー
タバスから転送語数を与えることで転送データ量を指定
するようにしてもよい。

また、転送・マスク回路ＴＭＣを構成するクロックドイ
ンバータの代わりにＭＯＳＦＥＴからなるトランスファ
ゲートを用いてもよい。

以上説明したように上記実施例は、メモリチップ内に、
メモリアレイ部に瞬接してデータ線延長上に１ワ一ド分
のデータを保持可能なシフトレジスタを配置するととも
に、メモリアレイとシフトレジスタとの間にデータを選
択的に転送可能なゲート手段を設け、転送したいデータ
を含むメモリ行を選択してシフトレジスタレこ一旦保持
させてシフトしてから転送先のメモリ行を遭択して書き
込むようにしたので、チップ外部にデータを読み出すこ
となく、メモリ内の他の領域へデータを転送できるとと
もに、最大１ワ一ド分のデータを同時に転送できるため
通常のバスを使った１ワ一ド単位の転送に比べて転送サ
イクル数を減らし、トータルの転送所要時間を大帳に短
縮することができるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、実施例のシフト
レジスタＳＦＴのデータを外部出力可能にすることによ
り、パラレルデータ入出力ポートとシリアルデータ出力
ポートを有する画像データ用デュアルポートメモリにお
けるパラレルシリアル変換用シフトレジスタとしても使
用することが可能である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるスタティックＲＡＭ
に適用した場合について説明したが、この発明に限定さ
れるものでなく、ダイナミックＲＡＭにも利用すること
ができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、メモリチップ内でのデータの転送もしくは再
配置を高速で行ない、もってシステムのスループットを
向上させることができる。

【図面の簡単な説明】

第１図は本発明に係る半導体記憶装置の一実施例を示す
ブロック図、 第２図は転送手段としての転送・マスク回路の一構成例
を示す回路構成図。 第３図はシフトレジスタの一構成例を示す回路構成図、 第４図（ａ）〜（ｃ）は実施例のメモリ内のデータ転送
手順を示す説明図、 第５図（ａ）、（ｂ）は実施例のメモリのアクセスサイ
クルを示すタイムチャート、 第６図（、）〜（ｄ）は転送データの位置が異なる場合
のデータの流れを示す説明図、第７図は従来のメモリの
データ転送手順を示す説明図、 第８図は従来のメモリのデータ転送の際のサイクルを示
すタイムチャートである。 Ｍ−ＡＲＹ・・・・メモリアレイ、ＳＦＴ・・・・シフ
トレジスタ、ＴＭＣ・・・・転送手段（転送・マスク回
路）、ＡＤＲ・・・・アドレスラッチ手段。 第 図 第 図 第 図 （０） （ｂ） （Ｃ） 第 図 （ａ） （ｂ） 第 ６ 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、メモリアレイのデータ線延長上に転送手段を介して
   シフトレジスタが接続されているとともに、外部から供
   給される転送元および転送先アドレスをラッチするアド
   レスラッチ手段と、アドレスラッチ手段にラッチされた
   アドレスに基づいて上記転送手段およびシフトレジスタ
   を制御する制御回路を備え、転送元アドレスに基づいて
   メモリアレイから読み出されたデータをシフトレジスタ
   に転送して所望量シフトさせた後、転送先アドレスに基
   づいて指定された位置に格納可能に構成されてなること
   を特徴とする半導体記憶装置。 ２、上記アドレスラッチ手段は、転送元先頭アドレスと
   転送元最終アドレスおよび転送先先頭アドレスをラッチ
   可能に構成されていることを特徴とする請求項１記載の
   半導体記憶装置。 ３、上記制御回路は、データ転送終了もしくはメモリの
   アクセス禁止を示す信号をチップ外部へ出力するように
   構成されていることを特徴とする請求項１もしくは２記
   載の半導体記憶装置。