JPH04293135A - メモリアクセス方式 - Google Patents

メモリアクセス方式

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JPH04293135A
JPH04293135A JP3081827A JP8182791A JPH04293135A JP H04293135 A JPH04293135 A JP H04293135A JP 3081827 A JP3081827 A JP 3081827A JP 8182791 A JP8182791 A JP 8182791A JP H04293135 A JPH04293135 A JP H04293135A
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JP
Japan
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bank
memory
address
access
data
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JP3081827A
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Ko Murata
耕 村田
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Hewlett Packard Japan Inc
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Yokogawa Hewlett Packard Ltd
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Publication date
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    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919—Storing and outputting test patterns
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0607—Interleaved addressing

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はこれに限られるものでは
ないが、ディジタルデータ列を発生するためのデータが
記憶されているメモリを高速で読み出す際のメモリアク
セス方式に関する。
【０００２】
【従来技術及びその問題点】ディジタルデータ列を発生
するためのデータが記憶されているメモリを読み出すた
めには、このデータ列を表す個々のデータがメモリに記
憶されている順序でアドレスの系列をこのメモリに与え
る必要がある。このようなデータ列発生は、例えば論理
回路試験用の論理パターン発生、アナログ（あるいはア
ナログ−ディジタル混在）回路試験用の任意波形発生等
に当たって必要となる。
【０００３】近年、この種の試験においては、試験対象
のＩＣその他の回路の動作の高速化・複雑化に伴い、試
験信号に必要とされる周波数も高くなり、また、より長
い試験パターンが必要となってきている。従って、試験
信号を生成するためのディジタルデータ列の発生に当た
っても、その提供可能なデータレートの高速化とデータ
量の増大が強く求められている。
【０００４】このような要請を満足させる単純な手法と
しては、ディジタルデータ列用のメモリを高速かつ大容
量とすればよい。しかし、極端にアクセスタイムの短い
メモリ素子は入手不可能であり、また入手可能なもので
も、大容量化しようとすると、費用・発熱・実装面積等
が非現実的なまでに大きくなってしまう。
【０００５】この問題を解決するためには、通常、メモ
リインターリーブ方式が採用される。この方式において
は、独立に動作するメモリバンクを複数個（通常は２、
４、８等の２の巾乗個）設け、１つのメモリバンクに連
続したアドレスが割り当てられないように、これらのメ
モリバンクを順番に巡るようにしてアドレスを付与する
。例えば、メモリバンクを２個使用する２ウエイインタ
ーリーブでは、バンク０には偶数アドレスを、バンク１
には奇数アドレスを付与することによって、連続したア
ドレスに対するアクセスは、２つのメモリバンクに交互
に振り分けられるようにする。この場合、交互のアクセ
スが行われている限りは、個々のメモリバンクのアクセ
スタイムはメモリシステム全体に要求されるアクセスタ
イムの約２倍まで許される。同様に、４ウエイインター
リーブでは４倍、８ウエイでは８倍のアクセスタイムと
することができるので、低速であるが低価格・大容量・
低消費電力でかつ入手容易なメモリ素子を用いて、高速
のメモリシステムを構成することができる。
【０００６】しかしながら、例えば試験信号を発生する
ためのディジタルデータ列発生においては、発生される
データ列中にメモリ側の都合でウエイトを挿入すること
は通常許されないため、上述したメモリインターリーブ
の手法を用いたのでは発生することができないデータ系
列が存在する。
【０００７】例えば、上で例示した２ウエイインターリ
ーブを採用したメモリで、以下のような読出を必要とす
るデータ系列を、途中にウエイトを挿入せずに発生する
ことはできない：０番地から２番地までのデータを３回
繰り返して読み出し、次に３番地から順番に読み出して
いく（アドレスシーケンスは０→１→２→０→１→２→
０→１→２→３→・・・）。
【０００８】なんとなれば、上のようなシーケンスで読
出を行う間、２番地の直後に０番地を読む必要があるが
、このとき偶数番地のアドレスが割り当てられているメ
モリバンク（バンク０）に連続してアクセスしなければ
ならなくなるからである。
【０００９】このため、上述のインターリーブ方式を採
用した場合には、発生できるデータシーケンスに制限が
課せられるという問題が残る。
【００１０】
【目的】本発明は上述した従来技術の問題点を解消し、
低速のメモリ素子を使用しても高いレートでかつウエイ
トを挿入しなくても自由なシーケンスでディジタルデー
タ列を発生できるようにすることを目的とする。
【００１１】
【発明の概要】本発明の一実施例によれば、複数のメモ
リバンクを設けてメモリインターリーブによるアクセス
を行うとともに、不連続なアドレスシーケンスが与えら
れることによりメモリバンクに許されているアクセス間
隔よりも短い間隔でアクセスすることが必要になった場
合にアクセスされる別のメモリバンクが設けられている
。この別のメモリバンクには、通常アクセスされる複数
のメモリバンクの内容の少なくとも一部を重複して記憶
しておく。
【００１２】
【実施例】図１は２ウエイインターリーブを行う場合の
本発明の実施例のメモリアクセス方式を概念的に説明す
る図である。
【００１３】図１において、発生すべきデータ列が読み
出されるメモリバンクであるバンク０、バンク１、バン
ク２が図示されている。従来技術及びその問題点の項で
説明した構成と同様に、バンク０には偶数アドレスが割
り当てられており、またバンク１には奇数アドレスが割
り当てられているものとする。このようなメモリバンク
構成が取られているため、偶数アドレスと奇数アドレス
が交互に現れるようなアドレスシーケンスが与えられて
いる限りは、通常のメモリインターリーブ方式と同様に
、バンク０とバンク１に交互にアクセスすることにより
、各メモリバンクのサイクルタイムの約１／２の間隔で
データ列の読出を行うことができる。このようなアクセ
スを行うには、与えられたアドレスＡ（＝ａｎ　・・・
ａ２　ａ１　ａ０　）のＬＳＢ（ａ０）が０ならバンク
０を、ＬＳＢが１ならバンク１をアクセスする（本願明
細書ではアドレスは２進表現されているものとする）。 また、バンク内のアドレスとしては、与えられたアドレ
スからＬＳＢを取り去って得られるものを使用すればよ
い。
【００１４】これに反して、偶数アドレスあるいは奇数
アドレスが連続して現れるようなアドレスシーケンスが
与えられると、既に説明したように、ウエイトを入れな
い限りメモリ読出を行うことはできない。このようなシ
ーケンスが検出された場合には、アクセス先を補助的な
メモリバンクであるバンク２に切り換える。
【００１５】バンク２はバンク０やバンク１の２倍の容
量を持ち、ここにバンク０とバンク１の双方の内容の写
しが記憶されている。バンク０と１のデータの写しのバ
ンク２への記憶法は一つに限られるわけではないが、例
えば図１に示すように、バンク２のバンク内アドレスの
ＵＳＢを用いて以下のように定めることができる。 バンク２のアドレスのＵＳＢ＝０である部分：バンク０
の内容の写し バンク２のアドレスのＵＳＢ＝１である部分：バンク１
の内容の写し すなわち、バンク０のバンク内アドレスＡ０（＝ａｎ　
・・・ａ２ａ１　）の内容をＸとすると、Ａ０の先頭（
ＵＳＢ）に０を付加したバンク２のバンク内アドレス（
０ａｎ　・・・ａ２　ａ１　）の内容もＸとなるように
バンク２の記憶内容を設定しておく。同様に、バンク１
については、そのバンク内アドレスＡ１（＝ａｎ　・・
・ａ２　ａ１　）の内容と、Ａ１の先頭に１を付加して
得られるバンク２のバンク内アドレスの内容とが同じに
なっている。
【００１６】図１を用いて説明したメモリアクセス方式
を実現するメモリシステムの構成例を図２に示す。図２
において、アドレス入力２０１に与えられたアドレスは
、タイミング信号入力２０３に与えられたアクセスタイ
ミングパルスにより、アドレスラッチ２０５に一時的に
ラッチされる。ラッチされたアドレスのうちのＬＳＢ（
ａ０　）を除いたものａｎ　・・・ａ１　が夫々バンク
０とバンク１に対応するメモリ２３３、２３５のための
アドレスラッチ２２７、２２９に与えられる。また、バ
ンク２に対応するメモリ２３７のためのアドレスラッチ
２３１にはアドレスの全ビットａｎ　・・・ａ１　ａ０
　が与えられる。ＬＳＢはまたバンク０、１のどちらに
アクセスするかを切り換えるためのＮＯＴゲート２１１
及びＡＮＤゲート２１３〜２１９より成る論理回路に与
えられ、この論理回路の出力はラッチ信号としてアドレ
スラッチ２２７、２２９の内の与えられたアドレスのＬ
ＳＢで選択される一方に与えられる。かくして、連続し
たアドレス等、そのＬＳＢが０と１を交互に取るような
アドレスシーケンスが与えられている間は、アドレスラ
ッチ２２７、２２９に交互にアドレスがラッチされる。
【００１７】図２には、更に、奇数アドレスあるいは偶
数アドレスへのアクセスが２回続いた場合にアクセス先
をバンク０、１に対応するメモリ２３３、２３５からバ
ンク２に対応するメモリ２３７に切り換えるためのアク
セス先決定回路２２１が設けられている。アクセス先決
定回路２２１は、この事態を検出すると、切換信号＊Ｘ
をローレベルにする。これにより、ＡＮＤゲート２１３
、２１７が閉じ、アドレスラッチ２２７、２２９にはラ
ッチ信号が与えられなくなる。その代わりに、通常は閉
じているＡＮＤゲート２２５が開いてアドレスラッチ２
３１にラッチ信号が与えられる。これにより、アドレス
ラッチ２３１にアドレスがラッチされ、バンク２に対応
するメモリ２３７からの読出が行われる。
【００１８】ラッチ２４１にはアドレスのＬＳＢ及び切
換信号＊Ｘがラッチされ、これを用いてセレクタ２４３
でメモリ２３３〜２３７の出力のうちの適切なものを選
択してデータラッチ２４５にラッチする。セレクタ２４
３での選択は以下の通り行われる。 ＬＳＢ　　＊Ｘ ０　　　　　　１　　→　　メモリ２３３の出力１　　
　　　　１　　→　　メモリ２３５の出力×　　　　　
　０　　→　　メモリ２３７の出力
【００１９】なお、
遅延素子２０７、２０９、２３９の遅延時間は、上述し
た動作が正しく行われるように適宜設定する。なお、こ
れらの遅延素子はアナログの遅延素子に限らず、例えば
論理ゲートの組み合わせによって所望の遅延時間を得る
タイプのもの等、必要に応じて適宜選択できる。また、
図示していないが、データラッチ２４５のラッチ信号も
、タイミング信号入力２０３に与えられたタイミングパ
ルスを遅延素子を用いて適宜遅延させることによって作
成する。また、データ書込は、アドレスおよびアクセス
タイミングパルスを適宜与えながら、書込データ入力２
４７からデータ列を入力することによって行われる。
【００２０】図３に、アクセス先決定回路２２１の構成
例を示す。ＬＳＢ入力から与えられた、入力アドレスの
ＬＳＢは遅延素子２０９で遅延されたタイミングパルス
のタイミングでラッチ３０５にラッチされる。ラッチ３
０５にラッチされた今回のＬＳＢはラッチ３０７にラッ
チされている前回のＬＳＢとＸＮＯＲゲート３０９で比
較され、両ＬＳＢが一致している場合に出力１をＡＮＤ
ゲート３１１に与える。ＡＮＤゲート３１１は、ＸＮＯ
Ｒゲート３０９の出力が１（前回と今回のＬＳＢが一致
している）であり、かつラッチ３１３にラッチされてい
る前回の切換信号＊Ｘが１（前回はバンク２へのアクセ
ス先の切換を行わなかった）である場合に限ってラッチ
３１３に１を与える、すなわち今回の切換信号＊Ｘを０
としてアクセス先の切換を指示する。
【００２１】これにより、例えばバンク１に４回連続し
てアクセスが行われるようなアドレスシーケンスが与え
られた場合、実際のアクセス先は、 バンク１→バンク２→バンク１→バンク２となり、どの
メモリバンクにも連続アクセスがなされないので、これ
らのメモリバンクのメモリサイクルタイムが充分に確保
できる。
【００２２】上述した実施例では、通常のメモリバンク
への連続アクセスを避けるための補助的なメモリバンク
は通常のメモリバンクの記憶内容全ての写しを記憶して
いるが、本発明はこれに限定されるものではなく、与え
られるアドレスシーケンスの性質によっては、補助的な
メモリバンクに部分的な写ししか記憶しておかなくても
良い。
【００２３】例えば、上述の実施例で、与えられるアド
レスシーケンス中でＬＳＢが同じ値を連続して取る回数
の上限が判っている場合には、バンク２へ与えるアドレ
スとしてメモリシステムに与えられるアドレスをほとん
どそのまま使用するという図１の方式を変更して、図４
に示すようなカウンタ出力をアドレスとして用いること
により、バンク２のメモリ容量を大幅に減少させること
ができる。
【００２４】図４において、アドレスシーケンスがメモ
リシステムに与えられる前に、カウンタ４０５のプリロ
ード入力４０１を介してカウント値の初期値がセットさ
れる。アドレスシーケンスがメモリシステムに与えられ
ている間、図２中のアクセス先決定回路のような連続ア
クセス検出手段により、バンク０あるいはバンク１への
連続アクセスが行われようとしていることが検出される
と、アクセス先はバンク２へ切り換えられ、バンク２へ
のアクセスタイミングパルスがカウンタ４０５のカウン
トアップ入力４０３に与えられる。これにより、カウン
タ４０５のカウント値が１ワードアドレス分カウントア
ップする。このカウント値はバンク２に相当するメモリ
４０７のアドレス入力に与えられ、メモリ４０７のこの
アドレスから読出されたデータが出力４０９に現れる。 アドレスシーケンスの最後に到達したらプリロード入力
４０１に再度初期値を与えることにより、メモリシステ
ムから所望のデータ列を繰り返し発生することができる
。なお、このカウント値の初期値はバンク２の先頭アド
レスでもよいし、あるいはバンク２が充分に大きく、そ
の領域を幾つかに区切って何通りかのデータ列に対応し
た振替アクセス用のデータを記憶しておくことができる
場合には、所要のデータが記憶されている領域の先頭ア
ドレスをカウント値の初期値としてもよい。
【００２５】与えられるアドレスシーケンスが予め判っ
ていれば、そのシーケンス中のどのアドレスがバンク２
へ振り替えられるかは簡単に計算できる。従って、シー
ケンス中でそのような振替が行われる各アドレスの内容
を順にバンク２に書き込んでおけば、所望の読出結果が
メモリシステムから出力される。
【００２６】なお、この場合、バンク２への書込に当た
ってもカウンタ４０５を使用することができる。すなわ
ち、書込データを読みだされる順にメモリ４０７（バン
ク２）に与えながら、その都度カウンタのカウントアッ
プ入力４０３にアクセスタイミングパルスを与えればよ
い。
【００２７】また、使用できるメモリインターリーブは
２ウエイに限定されるものではなく、使用するメモリバ
ンクのサイクルタイムとメモリシステムに要求されるデ
ータレートに応じてもっと多重度の高いメモリインター
リーブに対して本願発明を適用することもできる。この
ような場合、補助のメモリバンクは複数個必要になり、
またアクセスを補助のメモリバンクへ切り換えるための
制御は２ウエイインターリーブよりも複雑にはなるが、
これからアクセスしようとするメモリバンクが前回のア
クセスから充分に時間が経過していない場合に補助のメ
モリバンクへの切換を行うという点においては全く同様
である。
【００２８】
【効果】以上、詳細に説明したように、本発明によれば
、低速のメモリを使用して高いデータレートでデータ列
を発生する際、不連続な任意のアドレスシーケンスが与
えられた場合であっても、これらのアドレスに従って一
定間隔でメモリ読出を行うことができるので、回路試験
データの発生等に大いに有用である。また、図４を用い
て説明したように、与えられるアドレスシーケンスによ
っては、本発明を実現するに当たって新たに必要となる
メモリ量を極く僅かなものに抑えることができる。さら
に、本発明を実現するメモリシステムの構成は、従来の
メモリインターリーブを行うメモリシステムに補助のメ
モリバンク及びそのための制御回路を付加した構成を取
り、この付加部分を除去すれば（あるいは単に補助のメ
モリバンク用のメモリを実装しないだけで）従来のメモ
リインターリーブだけを行う構成に簡単に戻すことがで
きる。従って、従来のメモリインターリーブだけで間に
合うような用途にだけ使用されることが予め判っていれ
ば、殆ど同じ製造工程で低価格版のメモリシステムを作
成することもできる。
【図面の簡単な説明】
【図１】本発明の実施例を概念的に説明する図。
【図２】図１に示す本発明の実施例に従って動作するメ
モリシステムの構成例を示す図。
【図３】図２中で用いられるアクセス先決定回路の構成
例を示す図。
【図４】本発明の別実施例であるカウンタを用いた補助
的なバンク用のアドレスの発生を説明する図。
【符号の説明】
２０１：アドレス入力 ２０３：タイミング信号入力 ２０５、２２７、２２９、２３１：アドレスラッチ２０
７、２０９、２３９：遅延素子 ２１１、２２３：ＮＯＴゲート ２１３、２１５、２１７、２１９、２２５：ＡＮＤゲー
ト ２２１：アクセス先決定回路 ２３３、２３５、２３７：メモリ ２４１：ラッチ ２４３：セレクタ ２４５：データラッチ ２４７：書込データ入力 ３０１：ＬＳＢ入力 ３０３：タイミング入力 ３０５、３０７、３１３：ラッチ ３０９：ＸＮＯＲゲート ３１１：ＡＮＤゲート ３１５：遅延素子 ４０１：プリロード入力 ４０３：カウントアップ入力 ４０５：カウンタ ４０７：メモリ ４０９：出力

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】複数の互いに独立に動作するメモリバンク
    を設けメモリインターリーブにより前記複数のメモリバ
    ンクをアクセスするメモリシステムにおいて、前記複数
    のメモリバンクの内容の少なくとも一部の写しを記憶す
    る補助メモリバンクを設け、前記メモリシステムへのア
    クセスのために与えられるアドレスの系列に基づいてア
    クセス先を前記メモリバンクから前記補助メモリバンク
    へ切り換えることを特徴とするメモリアクセス方式。
  2. 【請求項２】与えられたアドレスによるアクセスが以前
    のアクセスから所定時間経過しない前記メモリバンクへ
    のアクセスを行うことになる場合に前記アクセス先の前
    記補助メモリバンクへの切換を行うことを特徴とする請
    求項１記載のメモリアクセス方式。
JP3081827A 1991-03-20 1991-03-20 メモリアクセス方式 Pending JPH04293135A (ja)

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