JPH03109760A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03109760A JPH03109760A JP1248540A JP24854089A JPH03109760A JP H03109760 A JPH03109760 A JP H03109760A JP 1248540 A JP1248540 A JP 1248540A JP 24854089 A JP24854089 A JP 24854089A JP H03109760 A JPH03109760 A JP H03109760A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- electrodes
- package
- semiconductor
- same surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 238000004806 packaging method and process Methods 0.000 abstract description 5
- 230000002708 enhancing effect Effects 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 10
- 239000011347 resin Substances 0.000 description 7
- 229920005989 resin Polymers 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000003384 imaging method Methods 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000002241 glass-ceramic Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000007306 turnover Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01039—Yttrium [Y]
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置に関し、特に半導体チップがパッケ
ージに実装された構造を有する半導体装置に関する。
ージに実装された構造を有する半導体装置に関する。
［従来の技術］
半導体チップがパッケージに実装された構造を有する半
導体装置として、デュアル・イン・ライン・パッケージ
、フラットパッケージ、チップキャリア、フィルムキャ
リア等を用いたものが知られている。
導体装置として、デュアル・イン・ライン・パッケージ
、フラットパッケージ、チップキャリア、フィルムキャ
リア等を用いたものが知られている。
このような半導体装置においては、一般に半導体チップ
をより高密度に実装することが望まれている。そこで、
半導体チップをより高密度に実装するために、１つのパ
ッケージに複数個の半導体チップが平面的に配置されて
実装された構造を有する半導体装置が提案されている。
をより高密度に実装することが望まれている。そこで、
半導体チップをより高密度に実装するために、１つのパ
ッケージに複数個の半導体チップが平面的に配置されて
実装された構造を有する半導体装置が提案されている。
該半導体装置によれば、複数個の半導体チップが平面的
に配置されているので、半導体チップを実装する際のイ
ンナリードボンディング（パッケージのインナリードと
半導体チップの外部接続用の電極との電気的な接続）工
程は従来の半導体チップ１個が実装される場合と同様な
ボンディング技術により実施され得、よって製造が容易
であるという利点がある。
に配置されているので、半導体チップを実装する際のイ
ンナリードボンディング（パッケージのインナリードと
半導体チップの外部接続用の電極との電気的な接続）工
程は従来の半導体チップ１個が実装される場合と同様な
ボンディング技術により実施され得、よって製造が容易
であるという利点がある。
［発明が解決しようとする課題］
しかしながら前述した従来の複数個の半導体チップが実
装された構造を有する半導体装置においては、複数個の
半導体チップが平面的に配置されているが故に、限られ
た底面積を持つパッケージに実装され得る半導体チップ
の合計底面積は限られている。
装された構造を有する半導体装置においては、複数個の
半導体チップが平面的に配置されているが故に、限られ
た底面積を持つパッケージに実装され得る半導体チップ
の合計底面積は限られている。
本発明の目的は、半導体チップのパッケージへの実装密
度が高められており製造が容易である半導体装置を提供
することである。
度が高められており製造が容易である半導体装置を提供
することである。
［課題を解決するための手段］
本発明によれば前記目的は、同一面に形成された複数の
外部接続用の電極を夫々有し該各電極が同一面方向に露
出されるように互いに重畳された複数の半導体チップと
、前記複数の半導体チップが実装されたパッケージとを
有してなることを特徴とする半導体装置によって達成さ
れる。
外部接続用の電極を夫々有し該各電極が同一面方向に露
出されるように互いに重畳された複数の半導体チップと
、前記複数の半導体チップが実装されたパッケージとを
有してなることを特徴とする半導体装置によって達成さ
れる。
［作用］
本発明の半導体装置によれば、重畳された複数の半導体
チップがパッケージに実装されているが故に、限られた
底面積を持つ該パッケージに実装され得る半導体チップ
の合計底面積を、従来の複数個の半導体チップが実装さ
れた半導体装置の場合と比べて、少なくとも約２倍に増
加し得る。夫々の半導体チップにおいて同一面に形成さ
れた複数の外部接続用の電極が同一面方向に露出される
ように複数の半導体チップが互いに重畳されているが故
に、本発明の半導体装置の製造におけるインナリードボ
ンディング工程は、同一面方向からのワイヤボンディン
グ技術またはワイヤレスボンディング技術によりパッケ
ージのインナリードと外部接続用の電極とを接続するこ
とにより容易に実施され得る。その結果、本発明の半導
体装置は半導体チップのパッケージへの実装密度が高め
られ得且つ製造が容易となり得る。
チップがパッケージに実装されているが故に、限られた
底面積を持つ該パッケージに実装され得る半導体チップ
の合計底面積を、従来の複数個の半導体チップが実装さ
れた半導体装置の場合と比べて、少なくとも約２倍に増
加し得る。夫々の半導体チップにおいて同一面に形成さ
れた複数の外部接続用の電極が同一面方向に露出される
ように複数の半導体チップが互いに重畳されているが故
に、本発明の半導体装置の製造におけるインナリードボ
ンディング工程は、同一面方向からのワイヤボンディン
グ技術またはワイヤレスボンディング技術によりパッケ
ージのインナリードと外部接続用の電極とを接続するこ
とにより容易に実施され得る。その結果、本発明の半導
体装置は半導体チップのパッケージへの実装密度が高め
られ得且つ製造が容易となり得る。
次に示す本発明の実施例から、本発明のこのような作用
がより明らかにされ、更に本発明の他の作用が明らかに
されよう。
がより明らかにされ、更に本発明の他の作用が明らかに
されよう。
［実施例コ
本発明の実施例を図面に基づいて説明する。
本発明の一実施例である半導体装置１が、第１図に平面
透視図及び第２図に第１図のＩ−Ｉ’断面図として示さ
れている。パッケージ本体２はモールド成型された樹脂
からなる。即ち半導体装置１は樹脂モールドタイプのデ
ュアル・イン・ライン型パッケージで構成されている。
透視図及び第２図に第１図のＩ−Ｉ’断面図として示さ
れている。パッケージ本体２はモールド成型された樹脂
からなる。即ち半導体装置１は樹脂モールドタイプのデ
ュアル・イン・ライン型パッケージで構成されている。
金属からなるダイパッド３の上面に半導体チップ４の下
面が接着剤によりグイボンドされている。
面が接着剤によりグイボンドされている。
接着剤としては、銀またはエポキシ等からなる接着剤が
好ましい。チップ４の全ての外部接続用の電極５は同一
面としての上面に形成され同一面方向としての上側に向
けて露出されており且つＸ方向に沿ってチップ４の上面
の両縁部に配置されている。電極５はワイヤ６により金
属からなるインナリード７に接続されている。
好ましい。チップ４の全ての外部接続用の電極５は同一
面としての上面に形成され同一面方向としての上側に向
けて露出されており且つＸ方向に沿ってチップ４の上面
の両縁部に配置されている。電極５はワイヤ６により金
属からなるインナリード７に接続されている。
ダイパッド３の下面に半導体チップ８の上面が耐熱性の
絶縁膜１２によりグイボンドされている。
絶縁膜１２によりグイボンドされている。
第１図の平面図から分かるようにチップ４よりもチップ
８はＸ方向に長く、チップ８はＸ方向の両端部において
第１図でダイパッド３及びチップ４により隠れることな
く上側から見えるような平面形状を有している。チップ
８の全ての外部接続用の電極９は、該両端部において同
一面としての上面に形成され且つＹ方向に沿って配置さ
れている。
８はＸ方向に長く、チップ８はＸ方向の両端部において
第１図でダイパッド３及びチップ４により隠れることな
く上側から見えるような平面形状を有している。チップ
８の全ての外部接続用の電極９は、該両端部において同
一面としての上面に形成され且つＹ方向に沿って配置さ
れている。
従って、電極９は、ダイパッド３及びチップ４により覆
われることなく同一面方向としての上側に向けて露出さ
れており、ワイヤ１０によりインナリード７に接続され
ている。絶縁膜１２としては、ポリイミド等からなる５
０μｍから１００μｍの厚みを持った膜が好ましい。絶
縁膜１２を設けることによりチップ４及び８の接着面に
存在し得る微小なキズを介しての電気的ショートを未然
に防ぐことができる。
われることなく同一面方向としての上側に向けて露出さ
れており、ワイヤ１０によりインナリード７に接続され
ている。絶縁膜１２としては、ポリイミド等からなる５
０μｍから１００μｍの厚みを持った膜が好ましい。絶
縁膜１２を設けることによりチップ４及び８の接着面に
存在し得る微小なキズを介しての電気的ショートを未然
に防ぐことができる。
ダイパッド３、インナリード７、チップ４及び８、ワイ
ヤ６及び１０、並びに絶縁膜１２は、パッケージ本体２
内に樹脂封止されている。インナリード７と一体的構造
の金属からなるアウタリード１１はパッケージ本体２の
外側に突出しており、半導体装置１が取り付けられる図
示しない基板等に設けられた配線に半田付は技術又は熱
圧着技術等により電気的に接続される。尚、ダイパッド
３は接地用のアウタリード１１に接続されていても良く
、又は接続されていなくても良い。
ヤ６及び１０、並びに絶縁膜１２は、パッケージ本体２
内に樹脂封止されている。インナリード７と一体的構造
の金属からなるアウタリード１１はパッケージ本体２の
外側に突出しており、半導体装置１が取り付けられる図
示しない基板等に設けられた配線に半田付は技術又は熱
圧着技術等により電気的に接続される。尚、ダイパッド
３は接地用のアウタリード１１に接続されていても良く
、又は接続されていなくても良い。
本実施例の半導体装置１の製造方法について以下に説明
する。
する。
まず、グイパッド３、インナリード７、アウタリード１
１及び外側フレーム部分を含む一体的構造の金属からな
るリードフレームが用意される。
１及び外側フレーム部分を含む一体的構造の金属からな
るリードフレームが用意される。
次に、ダイパッド３の上面に半導体チップ４が接着剤に
よりグイボンドされ、グイパッド３の下面に半導体チッ
プ８が絶縁膜１２によりグイボンドされる。
よりグイボンドされ、グイパッド３の下面に半導体チッ
プ８が絶縁膜１２によりグイボンドされる。
次に、専用のワイヤボンディング接続用装置において、
インナリード７の接続されるべき側の反対の側である下
側からリードフレーム及びチップ８が押さえられた状態
とされる。電極５は周知のワイヤボンディング技術によ
り上側からワイヤ６によりインナリード７に接続される
。一方、電極９は、チップ８の両端部において上側に向
けて配置されており、平面図上でダイパッド３及びチッ
プ４により覆われることなく露出しているが故に、該接
続用装置により電極５の場合と同様に容易にして上側か
らワイヤ１８によりインナリード７に接続される。
インナリード７の接続されるべき側の反対の側である下
側からリードフレーム及びチップ８が押さえられた状態
とされる。電極５は周知のワイヤボンディング技術によ
り上側からワイヤ６によりインナリード７に接続される
。一方、電極９は、チップ８の両端部において上側に向
けて配置されており、平面図上でダイパッド３及びチッ
プ４により覆われることなく露出しているが故に、該接
続用装置により電極５の場合と同様に容易にして上側か
らワイヤ１８によりインナリード７に接続される。
次に、以上のように組み立てられたダイパッド３、イン
ナリード７、チップ４及び８、ワイヤ６及び１０．並び
に絶縁膜１２は、モールド装置にセットされて樹脂が充
填され、加熱処理等により該樹脂が硬化させられてパッ
ケージ本体２内に封止される。
ナリード７、チップ４及び８、ワイヤ６及び１０．並び
に絶縁膜１２は、モールド装置にセットされて樹脂が充
填され、加熱処理等により該樹脂が硬化させられてパッ
ケージ本体２内に封止される。
次に、リードフレームの外側フレーム部分の切断及びア
ウタリードｌｌの折り曲げが行われて半導体装置１が得
られる。
ウタリードｌｌの折り曲げが行われて半導体装置１が得
られる。
本実施例においては、チップ４及び８が互いに同種の素
子であっても良く、又は、異種の素子であっても良い。
子であっても良く、又は、異種の素子であっても良い。
チップ４及び８が共に記憶素子であれば、従来の方式と
比べてパッケージ本体２の底面積当たりの記憶量を約２
倍にすることができる。
比べてパッケージ本体２の底面積当たりの記憶量を約２
倍にすることができる。
特に、チップ４がＣＣＤ等の固体撮像素子であり、チッ
プ８が撮像信号処理用ＩＣであり、パッケージ本体２が
透明な樹脂から構成されており、パッケージ本体２内に
おいてチップ４とチップ８とを結ぶ適当なインナリード
７の配線パターン又は／及びインナリード７間のワイヤ
による配線が設けられていれば、半導体装置１は撮像機
能と信号処理機能とを同時に備えた装置となり得る。こ
の場合には、該固体撮像素子と信号処理用ＩＣとの間に
存在する配線の長さが非常に短くて済むため、特に信号
処理にかかる時間を減少し得るという利点がある。更に
この場合には、ダイパッド３に信号処理用ＩＣの遮光板
としての機能を持たせることができるので半導体装置１
の構造上有利である。このように本実施例において、異
種の素子であるチップ４及び８の組み合わせを工夫する
ことにより、チップ４及び８が同種の素子である場合に
は得られない効果が得られる。
プ８が撮像信号処理用ＩＣであり、パッケージ本体２が
透明な樹脂から構成されており、パッケージ本体２内に
おいてチップ４とチップ８とを結ぶ適当なインナリード
７の配線パターン又は／及びインナリード７間のワイヤ
による配線が設けられていれば、半導体装置１は撮像機
能と信号処理機能とを同時に備えた装置となり得る。こ
の場合には、該固体撮像素子と信号処理用ＩＣとの間に
存在する配線の長さが非常に短くて済むため、特に信号
処理にかかる時間を減少し得るという利点がある。更に
この場合には、ダイパッド３に信号処理用ＩＣの遮光板
としての機能を持たせることができるので半導体装置１
の構造上有利である。このように本実施例において、異
種の素子であるチップ４及び８の組み合わせを工夫する
ことにより、チップ４及び８が同種の素子である場合に
は得られない効果が得られる。
以上の実施例においては、電極５及び９はワイヤボンデ
ィング技術によりインナリード７に接続されているが、
インナリード７上又は電極５及び９上にタブ又はバンプ
等が設けられて、熱圧着又は半田付は等を用いたワイヤ
レスボンディング技術により電極５及び９がインナリー
ド７に接続されてもよい。また、このようにワイヤレス
ボンディング技術による接続を利用すれば、第１図の平
面図において特に下側のチップ８の電極９が上側のチッ
プ４により隠れている場合でも、チップ８よりも平面形
状が小さいダイパッド３を使ってダイパッド３の厚みに
よりチップ４とチップ８との間に隙間が形成され且つ電
極９がチップ８の上面の端部において該隙間に露出する
ように構成すれば、該隙間にインナリード７の先端部を
挿入することにより電極９とインナリード７とを接続す
ることが可能となるという利点がある。
ィング技術によりインナリード７に接続されているが、
インナリード７上又は電極５及び９上にタブ又はバンプ
等が設けられて、熱圧着又は半田付は等を用いたワイヤ
レスボンディング技術により電極５及び９がインナリー
ド７に接続されてもよい。また、このようにワイヤレス
ボンディング技術による接続を利用すれば、第１図の平
面図において特に下側のチップ８の電極９が上側のチッ
プ４により隠れている場合でも、チップ８よりも平面形
状が小さいダイパッド３を使ってダイパッド３の厚みに
よりチップ４とチップ８との間に隙間が形成され且つ電
極９がチップ８の上面の端部において該隙間に露出する
ように構成すれば、該隙間にインナリード７の先端部を
挿入することにより電極９とインナリード７とを接続す
ることが可能となるという利点がある。
以上の実施例においては、電極５はＸ方向に沿ってチッ
プ４の縁部に配置されており且つ電極９はＹ方向に沿っ
てチップ８の端部に配置されているが、電極９がＸ方向
に沿ってチップ８の縁部に配置されており且つ電極５が
Ｙ方向に沿ってチップ４の端部に配置されていても良い
。又、電極５の一部がＸ方向に沿ってチップ４の縁部に
配置されており、電極５の他の一部がＹ方向に沿ってチ
ップ４の端部に配置されていても良い。更に、電極５及
び９の両方がＸ方向に沿ってチップ４及び８の縁部１曇
配置されていても良く、又、電極５及び９の両方がＹ方
向に沿ってチップ４及び８の端部に配置されていても良
い。一つの端部または一つの縁部を電極５及び電極９が
共有する場合には、特にワイヤ６とワイヤ１０とを交互
に配列するように構成しても良く、又は、適当な長さの
一つの領域を電極５に割り当てると共に適当な長さの他
の領域を電極９に割り当てても良い。いずれの実施例の
場合においても製造工程において容易に電極９とインナ
リード７とを接続するためには電極９が第１図の平面図
において見えるようなチップ４及び８並びにグイパッド
３の平面形状の組み合わせを選択することが好ましい。
プ４の縁部に配置されており且つ電極９はＹ方向に沿っ
てチップ８の端部に配置されているが、電極９がＸ方向
に沿ってチップ８の縁部に配置されており且つ電極５が
Ｙ方向に沿ってチップ４の端部に配置されていても良い
。又、電極５の一部がＸ方向に沿ってチップ４の縁部に
配置されており、電極５の他の一部がＹ方向に沿ってチ
ップ４の端部に配置されていても良い。更に、電極５及
び９の両方がＸ方向に沿ってチップ４及び８の縁部１曇
配置されていても良く、又、電極５及び９の両方がＹ方
向に沿ってチップ４及び８の端部に配置されていても良
い。一つの端部または一つの縁部を電極５及び電極９が
共有する場合には、特にワイヤ６とワイヤ１０とを交互
に配列するように構成しても良く、又は、適当な長さの
一つの領域を電極５に割り当てると共に適当な長さの他
の領域を電極９に割り当てても良い。いずれの実施例の
場合においても製造工程において容易に電極９とインナ
リード７とを接続するためには電極９が第１図の平面図
において見えるようなチップ４及び８並びにグイパッド
３の平面形状の組み合わせを選択することが好ましい。
さらに、ワイヤ６とワイヤ１０とが交差せずに接続し得
るように電極５及び９並びにインナリード７の配置を選
択することが好ましい。
るように電極５及び９並びにインナリード７の配置を選
択することが好ましい。
以上の実施例においては、電極５及び９は全てチップ４
及び８の上面にのみ形成されており同一の方向（上側）
を向いている。このため、一方の側（上側）からのみイ
ンナリードボンディングすれば良く、従ってインナリー
ドボンディングの途中でリードフレームを裏返す等の必
要がなく、且つ接続箇所に触れることなく接続されるべ
き側の反対の側（下側）からリードフレーム及びチップ
８を押さえるのは容易であるので、製造工程および製造
コストの面からして実践的であり、大変有利である。し
かしながら、電極５及び９の全てが同一の方向を向いて
いる必要はなく、電極５及び９の一部がチップ４及び８
の上面に形成されて上側を向いており、電極５及び９の
他の一部がチップ４及び８の下面に形成されて下側を向
いていても良い。この場合は、一方の側で既に接続され
た接続箇所を避けつつ該一方の側からパッケージ及び半
導体チップを押さえるように構成された特殊の治具を用
いて該一方の側の接続箇所を破損しないように押さえた
状態で他方の側からワイヤボンディング技術又はワイヤ
レスボンディング技術等により接続を行うことができる
。
及び８の上面にのみ形成されており同一の方向（上側）
を向いている。このため、一方の側（上側）からのみイ
ンナリードボンディングすれば良く、従ってインナリー
ドボンディングの途中でリードフレームを裏返す等の必
要がなく、且つ接続箇所に触れることなく接続されるべ
き側の反対の側（下側）からリードフレーム及びチップ
８を押さえるのは容易であるので、製造工程および製造
コストの面からして実践的であり、大変有利である。し
かしながら、電極５及び９の全てが同一の方向を向いて
いる必要はなく、電極５及び９の一部がチップ４及び８
の上面に形成されて上側を向いており、電極５及び９の
他の一部がチップ４及び８の下面に形成されて下側を向
いていても良い。この場合は、一方の側で既に接続され
た接続箇所を避けつつ該一方の側からパッケージ及び半
導体チップを押さえるように構成された特殊の治具を用
いて該一方の側の接続箇所を破損しないように押さえた
状態で他方の側からワイヤボンディング技術又はワイヤ
レスボンディング技術等により接続を行うことができる
。
以上の実施例においては、パッケージ本体２内には２つ
のチップ４及び８が実装されているが、３つ或いはそれ
以上の個数の半導体チップが絶縁膜等を介して重ねられ
てパッケージ本体２内に実装されていても良い。この場
合にも、夫々の半導体チップにおける同一面に形成され
た複数の外部接続用の電極が同一面方向に露出されるよ
うに複数の半導体チップが互いに重畳されているので該
電極とインナリードとの接続は前述の半導体装置１の場
合とほぼ同様に容易に実施し得る。尚、この場合には、
下に重ねられた半導体チップはどＸ方向又は／及びＹ方
向の長さを長くすることにより夫々のチップの電極が上
から見えるように構成すれば該電極とインナリードとの
接続は容易となる。又、多数の同形状の半導体チップを
Ｘ方向又は／及びＹ方向に少しづつずらせることにより
夫々のチップの電極が上から見えるように構成しても該
電極とインナリードとの接続は容易となる。
のチップ４及び８が実装されているが、３つ或いはそれ
以上の個数の半導体チップが絶縁膜等を介して重ねられ
てパッケージ本体２内に実装されていても良い。この場
合にも、夫々の半導体チップにおける同一面に形成され
た複数の外部接続用の電極が同一面方向に露出されるよ
うに複数の半導体チップが互いに重畳されているので該
電極とインナリードとの接続は前述の半導体装置１の場
合とほぼ同様に容易に実施し得る。尚、この場合には、
下に重ねられた半導体チップはどＸ方向又は／及びＹ方
向の長さを長くすることにより夫々のチップの電極が上
から見えるように構成すれば該電極とインナリードとの
接続は容易となる。又、多数の同形状の半導体チップを
Ｘ方向又は／及びＹ方向に少しづつずらせることにより
夫々のチップの電極が上から見えるように構成しても該
電極とインナリードとの接続は容易となる。
以上の実施例においては、半導体装置１の実装形態は樹
脂モールドタイプのデユアルーイン・ライン型パッケー
ジであるが、これらは、積層セラミックタイプ又はガラ
スセラミックタイプのデュアル番イン・ライン型パッケ
ージであっても良く、若しくはフラットパッケージ、ピ
ングリッドアレ、チップキャリア、又はテープキャリア
であっても良い。
脂モールドタイプのデユアルーイン・ライン型パッケー
ジであるが、これらは、積層セラミックタイプ又はガラ
スセラミックタイプのデュアル番イン・ライン型パッケ
ージであっても良く、若しくはフラットパッケージ、ピ
ングリッドアレ、チップキャリア、又はテープキャリア
であっても良い。
［発明の効果コ
本発明の半導体装置によれば、重畳された複数の半導体
チップがパッケージに実装されているが故に、限られた
底面積を持つ該パッケージに実装され得る半導体チップ
の合計底面積を増加し得る。
チップがパッケージに実装されているが故に、限られた
底面積を持つ該パッケージに実装され得る半導体チップ
の合計底面積を増加し得る。
夫々の半導体チップにおいて同一面に形成された複数の
外部接続用の電極が同一面方向に露出されるように複数
の半導体チップが互いに重畳されているが故に、本発明
の半導体装置の製造におけるインナリードボンディング
工程は容易に実施され得る。その結果、本発明によれば
、半導体チップのパッケージへの実装密度が高められ且
つ製造が容易である半導体装置を提供することができる
。
外部接続用の電極が同一面方向に露出されるように複数
の半導体チップが互いに重畳されているが故に、本発明
の半導体装置の製造におけるインナリードボンディング
工程は容易に実施され得る。その結果、本発明によれば
、半導体チップのパッケージへの実装密度が高められ且
つ製造が容易である半導体装置を提供することができる
。
第１図は本発明の一実施例を示す平面透視図、第２図は
第１図のＩ−１’ 断面図である。 １・・・・・・半導体装置、２・・・・・・パッケージ
本体、３・・・・・・グイパッド、４．８・・・・・・
半導体チップ、５、９・・・・・・電極、 ６． １０・・・・・・ワイヤ、 ７・・・・・・インナリ ド、 １１・・・・・・アウタ リ ド、 １２・・・・・・絶縁膜。
第１図のＩ−１’ 断面図である。 １・・・・・・半導体装置、２・・・・・・パッケージ
本体、３・・・・・・グイパッド、４．８・・・・・・
半導体チップ、５、９・・・・・・電極、 ６． １０・・・・・・ワイヤ、 ７・・・・・・インナリ ド、 １１・・・・・・アウタ リ ド、 １２・・・・・・絶縁膜。
Claims (1)
- 同一面に形成された複数の外部接続用の電極を夫々有し
該各電極が同一面方向に露出されるように互いに重畳さ
れた複数の半導体チップと、前記複数の半導体チップが
実装されたパッケージとを有してなることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1248540A JPH03109760A (ja) | 1989-09-25 | 1989-09-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1248540A JPH03109760A (ja) | 1989-09-25 | 1989-09-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03109760A true JPH03109760A (ja) | 1991-05-09 |
Family
ID=17179704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1248540A Pending JPH03109760A (ja) | 1989-09-25 | 1989-09-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03109760A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5347429A (en) * | 1990-11-14 | 1994-09-13 | Hitachi, Ltd. | Plastic-molded-type semiconductor device |
| US5479051A (en) * | 1992-10-09 | 1995-12-26 | Fujitsu Limited | Semiconductor device having a plurality of semiconductor chips |
| EP0972307A1 (en) * | 1995-12-19 | 2000-01-19 | Micron Technology, Inc. | Multi-chip device and method of fabrication employing leads over and under processes |
| US6906424B2 (en) * | 2002-08-02 | 2005-06-14 | Micron Technology, Inc. | Semiconductor package and method producing same |
| US7023079B2 (en) * | 2001-03-01 | 2006-04-04 | Advanced Semiconductor Engineering, Inc. | Stacked semiconductor chip package |
-
1989
- 1989-09-25 JP JP1248540A patent/JPH03109760A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5347429A (en) * | 1990-11-14 | 1994-09-13 | Hitachi, Ltd. | Plastic-molded-type semiconductor device |
| US5479051A (en) * | 1992-10-09 | 1995-12-26 | Fujitsu Limited | Semiconductor device having a plurality of semiconductor chips |
| EP0972307A1 (en) * | 1995-12-19 | 2000-01-19 | Micron Technology, Inc. | Multi-chip device and method of fabrication employing leads over and under processes |
| EP0972307A4 (en) * | 1995-12-19 | 2000-01-19 | Micron Technology Inc | MULTI-CHIP DEVICE AND SANDWICH MANUFACTURING METHOD USING CONDUCTORS |
| US7023079B2 (en) * | 2001-03-01 | 2006-04-04 | Advanced Semiconductor Engineering, Inc. | Stacked semiconductor chip package |
| US6906424B2 (en) * | 2002-08-02 | 2005-06-14 | Micron Technology, Inc. | Semiconductor package and method producing same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5637828A (en) | High density semiconductor package | |
| US5521429A (en) | Surface-mount flat package semiconductor device | |
| JP2001015679A (ja) | 半導体装置及びその製造方法 | |
| JPH11297889A (ja) | 半導体パッケージおよび実装基板、ならびにこれらを用いた実装方法 | |
| JPH11312706A (ja) | 樹脂封止型半導体装置及びその製造方法、リードフレーム | |
| JP2001189415A (ja) | ワイヤボンディング方法及びこれを用いた半導体パッケージ | |
| KR20030018642A (ko) | 스택 칩 모듈 | |
| US7173231B2 (en) | Chip scale package structure for an image sensor | |
| JP3138539B2 (ja) | 半導体装置及びｃｏｂ基板 | |
| JP2893522B2 (ja) | Ｂｇａ半導体パッケージ及びその製造方法 | |
| JPH04233244A (ja) | 集積回路アセンブリ | |
| JPH03109760A (ja) | 半導体装置 | |
| KR100207902B1 (ko) | 리드 프레임을 이용한 멀티 칩 패키지 | |
| JPS6352461A (ja) | 半導体装置 | |
| US6984882B2 (en) | Semiconductor device with reduced wiring paths between an array of semiconductor chip parts | |
| KR0151898B1 (ko) | 기판을 이용한 센터 패드형태의 칩이 적용된 멀티칩 패키지 | |
| JPH0547836A (ja) | 半導体装置の実装構造 | |
| JP2841825B2 (ja) | 混成集積回路 | |
| JPH0787236B2 (ja) | 半導体実装装置 | |
| JP2587722Y2 (ja) | 半導体装置 | |
| JPH04139737A (ja) | 半導体チップの実装方法 | |
| JPH06112402A (ja) | 半導体装置 | |
| JPH07122701A (ja) | 半導体装置およびその製造方法ならびにｐｇａ用リードフレーム | |
| JPH10150065A (ja) | チップサイズパッケージ | |
| JP2504901B2 (ja) | 複数の電子部品パッケ―ジの製造方法 |