JPH03106070A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03106070A JPH03106070A JP1244095A JP24409589A JPH03106070A JP H03106070 A JPH03106070 A JP H03106070A JP 1244095 A JP1244095 A JP 1244095A JP 24409589 A JP24409589 A JP 24409589A JP H03106070 A JPH03106070 A JP H03106070A
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Links
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に縦型構造の
E E P ROMを有する半導体集積回路装置に適用
して有効な技術に関するものである。
E E P ROMを有する半導体集積回路装置に適用
して有効な技術に関するものである。
1 [bit]の情報を記憶するメモリセルを、複数個
直列に接続してメモリセル段を構成した縦型構造のE
E P R OM (Electricaly Era
sable Programable Raad On
ly Memory)が開発されている。この種の縦型
構造のE E P ROMについては、例えば日経マイ
クロデバイス、1988年10月号、第113頁乃至第
117頁に記載されている.前記メモリセル段は、例え
ば8個のメモリセルを直列に接続することにより構或さ
れている。このメモリセル段の一端側のメモリセルは、
メモリセル段選択用MISFETを介在させてビット線
に接続されている。前記メモリセル段の他端側のメモリ
セルは,メモリセル段選択用MISFETを介在させて
ソース線に接続されている。前記ビット線は、前記メモ
リセル段の直列に接続されたメモリセルの配列方向と同
一方向に延在している.前記ソース線には、接地電圧(
例えばO[V])が印加される。
直列に接続してメモリセル段を構成した縦型構造のE
E P R OM (Electricaly Era
sable Programable Raad On
ly Memory)が開発されている。この種の縦型
構造のE E P ROMについては、例えば日経マイ
クロデバイス、1988年10月号、第113頁乃至第
117頁に記載されている.前記メモリセル段は、例え
ば8個のメモリセルを直列に接続することにより構或さ
れている。このメモリセル段の一端側のメモリセルは、
メモリセル段選択用MISFETを介在させてビット線
に接続されている。前記メモリセル段の他端側のメモリ
セルは,メモリセル段選択用MISFETを介在させて
ソース線に接続されている。前記ビット線は、前記メモ
リセル段の直列に接続されたメモリセルの配列方向と同
一方向に延在している.前記ソース線には、接地電圧(
例えばO[V])が印加される。
前記メモリセルは、F L O T O X (F l
oting Gate T unnel O xide
)構造の電界効果型トランジスタで構成されている。こ
の電界効果型トランジスタは、半導体基板の主面部に設
けられたソース領域とドレイン領域,このドレイン領域
と一体に構或された書込み用半導体領域、チャネル領域
上に設けられたゲート!1!縁膜、書込み用半導体領域
上に設けられたトンネル絶縁膜、前記ゲート絶縁膜及び
トンネル絶縁膜上に設けられたフローティングゲート電
極(情報蓄積用ゲート電極)、このフローティングゲー
ト電極上にゲート絶縁膜を介在させて設けられたコン1
・ロールゲート電極(制御用ゲート電極)等を備えてい
る。このコントロールゲート電極は、ワード線と一体に
構成されている。このワード線は,ビット線の延在方向
と直交する方向に延在している。また、前記メモリセル
のチャネル領域とフローティングゲート電極との間に設
けられたゲート絶縁膜は、トンネル絶縁膜としても作用
し、トンネル絶縁膜と実質的に同一の膜厚で形成されて
いる. 前記メモリセル段選択用MISFETは、半導体基板の
主面に設けられたゲート絶縁膜、このゲート絶縁膜上に
設けられたゲート電極、このゲート電極に対して自己整
合で半導体基板の主面部に設けられたソース領域とドレ
イン領域等を備えている。このゲート電極は,メモリセ
ル段選択用配線と一体に構成されている。このメモリセ
ル段選択用配線は、前記ワード線と同一方向に延在して
いる。前記メモリセル段選択用MISFETは、情報の
書込み、消去、読出しの際に,メモリセル段の選択また
は非選択を行なう。
oting Gate T unnel O xide
)構造の電界効果型トランジスタで構成されている。こ
の電界効果型トランジスタは、半導体基板の主面部に設
けられたソース領域とドレイン領域,このドレイン領域
と一体に構或された書込み用半導体領域、チャネル領域
上に設けられたゲート!1!縁膜、書込み用半導体領域
上に設けられたトンネル絶縁膜、前記ゲート絶縁膜及び
トンネル絶縁膜上に設けられたフローティングゲート電
極(情報蓄積用ゲート電極)、このフローティングゲー
ト電極上にゲート絶縁膜を介在させて設けられたコン1
・ロールゲート電極(制御用ゲート電極)等を備えてい
る。このコントロールゲート電極は、ワード線と一体に
構成されている。このワード線は,ビット線の延在方向
と直交する方向に延在している。また、前記メモリセル
のチャネル領域とフローティングゲート電極との間に設
けられたゲート絶縁膜は、トンネル絶縁膜としても作用
し、トンネル絶縁膜と実質的に同一の膜厚で形成されて
いる. 前記メモリセル段選択用MISFETは、半導体基板の
主面に設けられたゲート絶縁膜、このゲート絶縁膜上に
設けられたゲート電極、このゲート電極に対して自己整
合で半導体基板の主面部に設けられたソース領域とドレ
イン領域等を備えている。このゲート電極は,メモリセ
ル段選択用配線と一体に構成されている。このメモリセ
ル段選択用配線は、前記ワード線と同一方向に延在して
いる。前記メモリセル段選択用MISFETは、情報の
書込み、消去、読出しの際に,メモリセル段の選択また
は非選択を行なう。
次に、前記縦型構造のEEPROMの情報の書込み方法
を説明する。一例として、選択されたメモリセル段のビ
ット線側から3番目のメモリセルに情報を書込む場合を
説明する。
を説明する。一例として、選択されたメモリセル段のビ
ット線側から3番目のメモリセルに情報を書込む場合を
説明する。
選択されたビット線に、書込み電圧(例えば22[V]
)を印加する。この後,メモリセル段選択用配線を選択
し、選択されたメモリセル段のビット線側のメモリセル
段選択用MISFETをオン状態にし、ソース線側のメ
モリセル段選択用MISFETをオフ状態にする。選択
されたメモリセル段のビット線側から1番目と2番目の
メモリセルが接続されているワード線に書込み電圧を印
加する。また、3番目から8番目までのメモリセノレに
接続されているワード線に接地電圧(例えばO[V])
を印加する。この状態では、前記1番目、2番目の夫々
のメモリセルを構成する電界効果型トランジスタは、ト
ランスファMISFETとして機能する。前記3番目の
メモリセルを構成する電界効果型トランジスタのドレイ
ン領域及び書込み用半導体領域には、ビット線からの書
込み電圧が印加される。この状態では,この電界効果型
トランジスタのコントロールゲート電極と書込み用半導
体領域との間の電圧差が大きいので,フローティングゲ
ート電極と書込み用半導体領域との間でトンネル電流が
発生する。このトンネル電流によって、フローティング
ゲート電極から、書込み用半導体領域へ電子が引抜かれ
る。このフローティングゲート電極から引抜かれた電子
は、1番目、2番目の夫々の電界効果型トランジスタの
チャネル領域を介してビット線へ引抜かれる。すなわち
,3番目のメモリセル八゛10 1″情報が書込まれる
。このu O u情報が書込まれたメモリセルを構或す
る電界効果型トランジスタのしきい値電圧は、負側にシ
フトする。すなわち、この電界効果型トランジスタは、
エンハンスメント型からディブレッション型になる。
)を印加する。この後,メモリセル段選択用配線を選択
し、選択されたメモリセル段のビット線側のメモリセル
段選択用MISFETをオン状態にし、ソース線側のメ
モリセル段選択用MISFETをオフ状態にする。選択
されたメモリセル段のビット線側から1番目と2番目の
メモリセルが接続されているワード線に書込み電圧を印
加する。また、3番目から8番目までのメモリセノレに
接続されているワード線に接地電圧(例えばO[V])
を印加する。この状態では、前記1番目、2番目の夫々
のメモリセルを構成する電界効果型トランジスタは、ト
ランスファMISFETとして機能する。前記3番目の
メモリセルを構成する電界効果型トランジスタのドレイ
ン領域及び書込み用半導体領域には、ビット線からの書
込み電圧が印加される。この状態では,この電界効果型
トランジスタのコントロールゲート電極と書込み用半導
体領域との間の電圧差が大きいので,フローティングゲ
ート電極と書込み用半導体領域との間でトンネル電流が
発生する。このトンネル電流によって、フローティング
ゲート電極から、書込み用半導体領域へ電子が引抜かれ
る。このフローティングゲート電極から引抜かれた電子
は、1番目、2番目の夫々の電界効果型トランジスタの
チャネル領域を介してビット線へ引抜かれる。すなわち
,3番目のメモリセル八゛10 1″情報が書込まれる
。このu O u情報が書込まれたメモリセルを構或す
る電界効果型トランジスタのしきい値電圧は、負側にシ
フトする。すなわち、この電界効果型トランジスタは、
エンハンスメント型からディブレッション型になる。
なお、このメモリセルへの情報の書込みは、前記選択さ
れたメモリセル段のソース線側のメモリセルから順次行
なわなければならない。つまり、選択されたメモリセル
段のビット線側のメモリセルから順次情報の書込みを行
なった場合、後段のメモリセルである電界効果型トラン
ジスタの書込み用半導体領域に印加される書込み電圧が
、前述のトランスファMISFETとして使用されるメ
モリセルに書込まれた情報に基づくしきい値電圧により
変動し、情報の書込み電圧がばらつくためである。
れたメモリセル段のソース線側のメモリセルから順次行
なわなければならない。つまり、選択されたメモリセル
段のビット線側のメモリセルから順次情報の書込みを行
なった場合、後段のメモリセルである電界効果型トラン
ジスタの書込み用半導体領域に印加される書込み電圧が
、前述のトランスファMISFETとして使用されるメ
モリセルに書込まれた情報に基づくしきい値電圧により
変動し、情報の書込み電圧がばらつくためである。
次に、前記E E P ROMの情報の消去方法を説明
する。
する。
消去の場合には、メモリセル段選択用配線に選択電圧(
例えば17[V])を印加し、選択されたメモリセル段
のビット線側,ソース線側の夫々のメモリセル段選択用
MISFETをオン状態にする。
例えば17[V])を印加し、選択されたメモリセル段
のビット線側,ソース線側の夫々のメモリセル段選択用
MISFETをオン状態にする。
各メモリセルが接続されているワード線の夫々に、消去
電圧(例えば17[V])を印加する。ビット線には、
接地電位が印加されている。この状態では、各メモリセ
ルを構或する電界効果型トランジスタのコントロールゲ
ート電極と半導体基板(チャネル領域)との間の電圧差
が大きいために,フローティングゲート電極と半導体基
板との間でトンネル電流が発生する.このトンネル電流
によって、半導体基板からフローティングゲート電極へ
、電子が注入される。すなわち、各メモリセルにN 1
71情報が書込まれる。この1g 1 71情報が書
込まれたメモリセルを構或する電界効果型トランジスタ
のしきい値電圧は、正側にシフトしている。すなわち,
この電界効果型トランジスタは、エンハンスメント型に
なる. 次に、前記EEPROMの情報の読出し方法を説明する
。一例として、メモリセル段のビット線側から3番目の
メモリセルを選択した場合を説明する。
電圧(例えば17[V])を印加する。ビット線には、
接地電位が印加されている。この状態では、各メモリセ
ルを構或する電界効果型トランジスタのコントロールゲ
ート電極と半導体基板(チャネル領域)との間の電圧差
が大きいために,フローティングゲート電極と半導体基
板との間でトンネル電流が発生する.このトンネル電流
によって、半導体基板からフローティングゲート電極へ
、電子が注入される。すなわち、各メモリセルにN 1
71情報が書込まれる。この1g 1 71情報が書
込まれたメモリセルを構或する電界効果型トランジスタ
のしきい値電圧は、正側にシフトしている。すなわち,
この電界効果型トランジスタは、エンハンスメント型に
なる. 次に、前記EEPROMの情報の読出し方法を説明する
。一例として、メモリセル段のビット線側から3番目の
メモリセルを選択した場合を説明する。
選択されたビット線に、読出し電圧(例えば1[V])
を印加する.メモリセル段選択用配線に選択電圧(例え
ば5[V])を印加し,選択されたメモリセル段のビッ
ト線側、ソース線側の夫々のメモリセル段選択用MIS
FETをオン状態にする。
を印加する.メモリセル段選択用配線に選択電圧(例え
ば5[V])を印加し,選択されたメモリセル段のビッ
ト線側、ソース線側の夫々のメモリセル段選択用MIS
FETをオン状態にする。
3番目のメモリセルが接続されているワード線に選択電
圧(例えばO[V])を印加する。この3番目のメモリ
セル以外の非選択のメモリセルが接続されているワード
線の夫々には、非選択電圧(例えば5[V])を印加す
る。この3番目のメモリセルに“O”情報が書込まれて
いる場合には,このメモリセルを構成する電界効果型ト
ランジスタはディプレッション型であり、ソース線とビ
ット線との間が導通する。前記3番目のメモリセルに″
1”情報が書込まれている場合には、このメモリセルを
構戊する電界効果型トランジスタは、エンハンスメント
型であり、ソース線とビット線との間は導通しない。つ
まり、前記選択されたビット線の電位の変化をセンスア
ンプ回路で読出すことにより,メモリセルの情報を読出
すことができる。
圧(例えばO[V])を印加する。この3番目のメモリ
セル以外の非選択のメモリセルが接続されているワード
線の夫々には、非選択電圧(例えば5[V])を印加す
る。この3番目のメモリセルに“O”情報が書込まれて
いる場合には,このメモリセルを構成する電界効果型ト
ランジスタはディプレッション型であり、ソース線とビ
ット線との間が導通する。前記3番目のメモリセルに″
1”情報が書込まれている場合には、このメモリセルを
構戊する電界効果型トランジスタは、エンハンスメント
型であり、ソース線とビット線との間は導通しない。つ
まり、前記選択されたビット線の電位の変化をセンスア
ンプ回路で読出すことにより,メモリセルの情報を読出
すことができる。
なお、前記読出し電圧を1 [V]と低く押さえている
のは、読出し時のソフトライトの発生を低減するためで
ある。このソフトライトについて、以下に簡単に説明す
る。
のは、読出し時のソフトライトの発生を低減するためで
ある。このソフトライトについて、以下に簡単に説明す
る。
前述したように、選択したメモリセルを構成する電界効
果型トランジスタの書込み用半導体領域には読出し電圧
を印加し、コントロールゲート電極には選択電圧を印加
している。この読出し電圧と選択電圧との差が大きい場
合には、読出し動作毎に、少しづつ前記フローティング
ゲート電極から書込み用半導体領域へ電子が引抜かれる
。すなわち,ソフトライトが発生する。そこで、前述し
たように、読出し電圧を1[■]と低くすることによっ
て,コントロールゲート電極と書込み用半導体領域との
間の電圧差を小さくし、フローティングゲート電極から
の電子の引抜き量を低減し、ソフトライトの発生を低減
している。
果型トランジスタの書込み用半導体領域には読出し電圧
を印加し、コントロールゲート電極には選択電圧を印加
している。この読出し電圧と選択電圧との差が大きい場
合には、読出し動作毎に、少しづつ前記フローティング
ゲート電極から書込み用半導体領域へ電子が引抜かれる
。すなわち,ソフトライトが発生する。そこで、前述し
たように、読出し電圧を1[■]と低くすることによっ
て,コントロールゲート電極と書込み用半導体領域との
間の電圧差を小さくし、フローティングゲート電極から
の電子の引抜き量を低減し、ソフトライトの発生を低減
している。
以上説明した方法によって、前記EEPROMは、情報
の書込み、消去,読出しの夫々を行なっている. 〔発明が解決しようとする課題〕 しかしながら、本発明者は、前記従来技術を検討した結
果、以下のような問題点を見出した。
の書込み、消去,読出しの夫々を行なっている. 〔発明が解決しようとする課題〕 しかしながら、本発明者は、前記従来技術を検討した結
果、以下のような問題点を見出した。
前記EEPROMにおいては、情報の書込み時、複数個
直列に接続された電界効果型トランジスタのチャネル領
域を介して,選択されたビット線の書込み電圧を選択し
た電界効果型トランジスタの書込み用半導体領域に印加
している。このため、選択されたビット線とメモリセル
段の選択された電界効果型トランジスタとの間に配置さ
れた複数個の非選択された電界効果型トランジスタのチ
ャネル抵抗によって、選択された電界効果型トランジス
タのブローテイングゲート電極と書込み用半導体領域と
の間の電圧差にばらつきを生じる。このばらつきは、ビ
ット線から遠い電界効果型トランジスタほど、フローテ
イングゲート電極と書込み用半導体領域との間の電圧差
は小さくなる。この結果、各電界効果型トランジスタ毎
に書込み後のしきい値電圧が異なる。すなわち、各メモ
リセル毎にウィンドウ幅が異なる。この結果,情報の読
出し時に、読出された情報が゛′l″かti O nか
の判断を正確に行なうことができなくなり,情報の読出
し時の信頼性が低下するという問題があった。
直列に接続された電界効果型トランジスタのチャネル領
域を介して,選択されたビット線の書込み電圧を選択し
た電界効果型トランジスタの書込み用半導体領域に印加
している。このため、選択されたビット線とメモリセル
段の選択された電界効果型トランジスタとの間に配置さ
れた複数個の非選択された電界効果型トランジスタのチ
ャネル抵抗によって、選択された電界効果型トランジス
タのブローテイングゲート電極と書込み用半導体領域と
の間の電圧差にばらつきを生じる。このばらつきは、ビ
ット線から遠い電界効果型トランジスタほど、フローテ
イングゲート電極と書込み用半導体領域との間の電圧差
は小さくなる。この結果、各電界効果型トランジスタ毎
に書込み後のしきい値電圧が異なる。すなわち、各メモ
リセル毎にウィンドウ幅が異なる。この結果,情報の読
出し時に、読出された情報が゛′l″かti O nか
の判断を正確に行なうことができなくなり,情報の読出
し時の信頼性が低下するという問題があった。
また、情報の書込み時、選択されたメモリセル段のソー
ス線側からビット線側に向ってメモリセルに順次情報の
書込みを行なっているので、トラスフ7M.ISFET
として使用される電界効果型トランジスタのチャネル抵
抗が書込み電圧に加算され,情報の書込み時間が増大す
るという問題があった。
ス線側からビット線側に向ってメモリセルに順次情報の
書込みを行なっているので、トラスフ7M.ISFET
として使用される電界効果型トランジスタのチャネル抵
抗が書込み電圧に加算され,情報の書込み時間が増大す
るという問題があった。
また、情報の書込み時に、薄いゲート酸化膜直下の書込
み用半導体領域と半導体基板とで構成されるpn接合部
のn型拡散層表面が空乏層化反転し、バンド間遷移によ
り発生したホールが基板に流れる、所謂バンド間トンネ
ル電流(BandToBand トンネル電流)による
リークが発生する。
み用半導体領域と半導体基板とで構成されるpn接合部
のn型拡散層表面が空乏層化反転し、バンド間遷移によ
り発生したホールが基板に流れる、所謂バンド間トンネ
ル電流(BandToBand トンネル電流)による
リークが発生する。
このため、内部昇圧回路による電流供給能力では多くの
ビットを同時に書込むことが難しいという問題があった
。
ビットを同時に書込むことが難しいという問題があった
。
本発明の目的は、縦型構造のEEPROMを有する半導
体集積回路装置において、情報の読出し時の信頼性を向
上することが可能な技術を提供することにある。
体集積回路装置において、情報の読出し時の信頼性を向
上することが可能な技術を提供することにある。
本発明の他の目的は、前記縦型構造のEEPROMを有
する半導体集積回路装置において、情報の書込み時間を
短縮することが可能な技術を提供することにある。
する半導体集積回路装置において、情報の書込み時間を
短縮することが可能な技術を提供することにある。
本発明の他の目的は、前記縦型構造のEEPROMを有
する半導体集積回路装置において、情報の書込み効率を
向上することが可能な技術を提供することにある。
する半導体集積回路装置において、情報の書込み効率を
向上することが可能な技術を提供することにある。
本発明の他の目的は、前記縦型構造のEEPR○Mを有
する半導体集積回路装置において,情報の書込み時の信
頼性を向上することが可能な技術を提供することにある
。
する半導体集積回路装置において,情報の書込み時の信
頼性を向上することが可能な技術を提供することにある
。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。
要を簡単に説明すれば、以下のとおりである。
(1)ドレイン領域と一体に構成された書込み用半導体
領域上にトンネル絶縁膜を介してフローティングゲート
電極を設けた電界効果型トランジスタでメモリセルを構
成し,該メモリセルを複数個直列に接続した縦型構造の
EEPROMを有する半導体集積回路装置において、前
記直列に接続された複数個の電界効果型トランジスタの
夫々の書込み用半導体領域を、夫々の電界効果型トラン
ジスタのソース領域及びドレイン領域と別の領域に、前
記メモリセルの直列接続順序に対応させて直列に接続し
、該直列に接続された書込み用半導体領域のうち、前記
直列に接続された初段のメモリセルの書込み用半導体領
域とそのドレイン領域とを接続する。
領域上にトンネル絶縁膜を介してフローティングゲート
電極を設けた電界効果型トランジスタでメモリセルを構
成し,該メモリセルを複数個直列に接続した縦型構造の
EEPROMを有する半導体集積回路装置において、前
記直列に接続された複数個の電界効果型トランジスタの
夫々の書込み用半導体領域を、夫々の電界効果型トラン
ジスタのソース領域及びドレイン領域と別の領域に、前
記メモリセルの直列接続順序に対応させて直列に接続し
、該直列に接続された書込み用半導体領域のうち、前記
直列に接続された初段のメモリセルの書込み用半導体領
域とそのドレイン領域とを接続する。
(2)前記書込み用半導体領域の端部を,前記トンネル
絶縁膜に比べて厚い素子間分離絶緑膜の下に設ける。
絶縁膜に比べて厚い素子間分離絶緑膜の下に設ける。
(3)情報書込み時、前記複数のメモリセルのうち、非
選択のメモリセルのワード線と書込み用半導体領域との
間に印加される非書込み電圧は、選択されたメモリセル
のワード線と書込み用半導体領域との間に印加される書
込み電圧の約2分の1の電圧とする。
選択のメモリセルのワード線と書込み用半導体領域との
間に印加される非書込み電圧は、選択されたメモリセル
のワード線と書込み用半導体領域との間に印加される書
込み電圧の約2分の1の電圧とする。
前述した手段(1)によれば,情報の書込み時、メモリ
セル段の直列に接続された複数個の電界効果型トランジ
スタのチャネル領域を介さずに、前記直列に接続された
書込み用半導体領域にビット線から書込み電圧は印加さ
れる。この際、前記直列に接続された書込み用半導体領
域の抵抗によって、選択されたメモリセルである電界効
果型トランジスタのフローテイングゲート電極と書込み
用半導体領域との間の電圧差(書込み電圧)は小さくな
るが,この電圧差の減少は、前記複数の電界効果型トラ
ンジスタのチャネル抵抗による電圧差の減少と比較して
小さい。従って、各電界効果型トランジスタの書込み用
半導体領域に印加される電圧差のばらつき(減少)は低
減されるので、コントロールゲート電極と書込み用半導
体領域との間の電圧差のばらつきを低減し、フローテイ
ングゲート電極に蓄積される電荷量のばらつきは低減さ
れる。すなわち、各電界効果型トランジスタ毎のしきい
値電圧のばらつきを低減し、各メモリセル毎のウィンド
ウ幅のばらつきは低減されるので,読出された情報のI
L I I1、′゛0″′の判断を確実に行なうことが
でき、情報の読出し時の信頼性を向上することができる
。
セル段の直列に接続された複数個の電界効果型トランジ
スタのチャネル領域を介さずに、前記直列に接続された
書込み用半導体領域にビット線から書込み電圧は印加さ
れる。この際、前記直列に接続された書込み用半導体領
域の抵抗によって、選択されたメモリセルである電界効
果型トランジスタのフローテイングゲート電極と書込み
用半導体領域との間の電圧差(書込み電圧)は小さくな
るが,この電圧差の減少は、前記複数の電界効果型トラ
ンジスタのチャネル抵抗による電圧差の減少と比較して
小さい。従って、各電界効果型トランジスタの書込み用
半導体領域に印加される電圧差のばらつき(減少)は低
減されるので、コントロールゲート電極と書込み用半導
体領域との間の電圧差のばらつきを低減し、フローテイ
ングゲート電極に蓄積される電荷量のばらつきは低減さ
れる。すなわち、各電界効果型トランジスタ毎のしきい
値電圧のばらつきを低減し、各メモリセル毎のウィンド
ウ幅のばらつきは低減されるので,読出された情報のI
L I I1、′゛0″′の判断を確実に行なうことが
でき、情報の読出し時の信頼性を向上することができる
。
また、メモリセル段の各電界効果型トランジスタのチャ
ネル領域を介さずに各電界効果型1・ランジスタの書込
み用半導体領域に直接書込み電圧を印加することができ
るので、書込み電圧の伝達速度を速めることができる。
ネル領域を介さずに各電界効果型1・ランジスタの書込
み用半導体領域に直接書込み電圧を印加することができ
るので、書込み電圧の伝達速度を速めることができる。
従って、情報の書込み時間を大幅に短縮することができ
る。
る。
前述した手段(2)によれば、書込み用半導体領域と半
導体基板とで構或されるpn接合部を素子間分離絶縁膜
下に移動させているので,n型拡散層表面が反転しバン
ド間遷移によって正孔電流が発生することは低減される
。つまり、バンド間トンネル電流の発生は低減される。
導体基板とで構或されるpn接合部を素子間分離絶縁膜
下に移動させているので,n型拡散層表面が反転しバン
ド間遷移によって正孔電流が発生することは低減される
。つまり、バンド間トンネル電流の発生は低減される。
従って、情報の書込み効率を向上することができる。
前述した手段(3)によれば、情報の書込み時、非選択
されたメモリセルに情報が書込まれないので、情報の書
込み時の信頼性を向上することができる。
されたメモリセルに情報が書込まれないので、情報の書
込み時の信頼性を向上することができる。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、実施例を説明するための企図において、同一機能
を有するものは、同一符号を付け,その繰り返しの説明
は省略する。
を有するものは、同一符号を付け,その繰り返しの説明
は省略する。
まず,本発明の一実施例である縦型構造のEEPROM
を有する半導体集積回路装置の概略構成を、第2図(全
体構戒の概略を示すブロック図)を用いて説明する。
を有する半導体集積回路装置の概略構成を、第2図(全
体構戒の概略を示すブロック図)を用いて説明する。
第2図に示すように、本実施例の半導体集積回路装置は
、半導体基板1上に設けられている。この半導体基板1
は、例えば単結晶珪素で構或されている。
、半導体基板1上に設けられている。この半導体基板1
は、例えば単結晶珪素で構或されている。
前記半導体基板1の上下端の夫々には、複数個のボンデ
ィングパッド30が配置されている。
ィングパッド30が配置されている。
前記半導体基板1の前記ボンディングパッド30が設け
られている領域よりも内部の領域には、同第2図に示す
ように、昇圧回路3l、タイマー回路32、コントロー
ル回路33、Xデコーダ回路34、メモリセルアレイ(
メモリマット)35、Yデコーダ回路36、センス系回
路37等が設けられている。
られている領域よりも内部の領域には、同第2図に示す
ように、昇圧回路3l、タイマー回路32、コントロー
ル回路33、Xデコーダ回路34、メモリセルアレイ(
メモリマット)35、Yデコーダ回路36、センス系回
路37等が設けられている。
前記メモリセルアレイ35には、図示していないが、1
[bit]の情報を記憶するメモリセルを複数個直列
に接続したメモリセル段を単位セル群とし、この単位セ
ル群の複数が複数のビット線(BL)に関し行列状に配
置されている。
[bit]の情報を記憶するメモリセルを複数個直列
に接続したメモリセル段を単位セル群とし、この単位セ
ル群の複数が複数のビット線(BL)に関し行列状に配
置されている。
前記昇圧回路31は、例えば外部から供給される電源電
圧(例えば5[V])を昇圧して、書込み電圧(例えば
15乃至20[V])及び消去電圧(15乃至2 0
[V])を発生する。
圧(例えば5[V])を昇圧して、書込み電圧(例えば
15乃至20[V])及び消去電圧(15乃至2 0
[V])を発生する。
前記タイマー回路3z、コントロール回路33、Xデコ
ーダ回路34、Yデコーダ回路36、センス系回路37
は、外部からの入力信号に基づき、前記EEPROMの
情報の書込み、消去、読出し等の制御を行なう周辺回路
である。
ーダ回路34、Yデコーダ回路36、センス系回路37
は、外部からの入力信号に基づき、前記EEPROMの
情報の書込み、消去、読出し等の制御を行なう周辺回路
である。
?に、前記縦型構造のEEPROMのメモリセルアレイ
35に配置ざれたメモリセル段の具体的な構或を,第3
図(等価回路図)を用いて説明する。
35に配置ざれたメモリセル段の具体的な構或を,第3
図(等価回路図)を用いて説明する。
第3図に示すように、メモリセルMは、FLOTOX構
造の電界効果型トランジスタで構或されている。メモリ
セルMは、8個直列に接続されメモリセル段(単位セル
群)を構或している。本実施例においては、メモリセル
段を8個のメモリセルMで構成しているが,これに限定
されず、例えば16個のメモリセルMでメモリセル段を
構成しても良い。
造の電界効果型トランジスタで構或されている。メモリ
セルMは、8個直列に接続されメモリセル段(単位セル
群)を構或している。本実施例においては、メモリセル
段を8個のメモリセルMで構成しているが,これに限定
されず、例えば16個のメモリセルMでメモリセル段を
構成しても良い。
前記メモリセル段は、列行状に複数配置され、前記第2
図に示すメモリセルアレイ35を構成している。各メモ
リセルM1乃至M.は、ワード線WLと接続されている
. このメモリセル段の1端側(メモリセルM.)は、メモ
リセル段選択用MISFETQs■を介在させて、ビッ
トliBLに接続されている。このメモリセル段選択用
MISFETQs■は,メモリセル段選択用配@CLエ
でその動作が制御されている.?まり,メモリセル段選
択用配fic L,は、ハイレベルによってメモリセル
選択用MISFETQSエをオン状態にし、ロウレベル
によってオフ状態にすることができる。このメモリセル
段選択用MI S F E T Q sxのドレイン領
域には、前記各メモリセルM1乃至M.の書込み用半導
体領域4をメモリセルMエ乃至M,の配列に対応させて
直列接続したうちの、一端の書込み用半導体領域4が接
続されている。この書込み用半導体領域4は、前記メモ
リセル段選択用MISFETQsエをオン状態にするこ
とによって、ビット線BLと導通される。
図に示すメモリセルアレイ35を構成している。各メモ
リセルM1乃至M.は、ワード線WLと接続されている
. このメモリセル段の1端側(メモリセルM.)は、メモ
リセル段選択用MISFETQs■を介在させて、ビッ
トliBLに接続されている。このメモリセル段選択用
MISFETQs■は,メモリセル段選択用配@CLエ
でその動作が制御されている.?まり,メモリセル段選
択用配fic L,は、ハイレベルによってメモリセル
選択用MISFETQSエをオン状態にし、ロウレベル
によってオフ状態にすることができる。このメモリセル
段選択用MI S F E T Q sxのドレイン領
域には、前記各メモリセルM1乃至M.の書込み用半導
体領域4をメモリセルMエ乃至M,の配列に対応させて
直列接続したうちの、一端の書込み用半導体領域4が接
続されている。この書込み用半導体領域4は、前記メモ
リセル段選択用MISFETQsエをオン状態にするこ
とによって、ビット線BLと導通される。
前記メモリセル段の他端側(メモリセルM■)は、メモ
リセル段選択用MISFETQs2を介在させて,ソー
ス線SLに接続されている。このメモリセル段選択用M
ISFETQs,は,メモリセル段選択用配線CL2で
その動作が制御されている。
リセル段選択用MISFETQs2を介在させて,ソー
ス線SLに接続されている。このメモリセル段選択用M
ISFETQs,は,メモリセル段選択用配線CL2で
その動作が制御されている。
つまり、メモリセル段選択用配BCL2は,ハイレベル
によってメモリセル選択用MISFETQS,をオン状
態にし、ロウレベルによってオフ状態にすることができ
る。
によってメモリセル選択用MISFETQS,をオン状
態にし、ロウレベルによってオフ状態にすることができ
る。
次に、前記縦型構造のEEFROMの具体的なデバイス
構造を、第1図(第4図のr−rlで切った要部断面図
)、第4図(要部平面図)を用いて説明する。
構造を、第1図(第4図のr−rlで切った要部断面図
)、第4図(要部平面図)を用いて説明する。
第1図及び第4図に示すように,本実施例の縦型構造の
E E P ROMのメモリセルMは,p″型半導体基
板1の主面部に設けられている。また、メモリセルMは
,p一型半導体基板1の主面部に設けられたp型ウェル
領域の主面部に設けても良い。
E E P ROMのメモリセルMは,p″型半導体基
板1の主面部に設けられている。また、メモリセルMは
,p一型半導体基板1の主面部に設けられたp型ウェル
領域の主面部に設けても良い。
前記EEPROMのメモリセル段の各メモリセルM1乃
至M,は、前述したように,FLOTOX構造の電界効
果型トランジスタで構成されている。
至M,は、前述したように,FLOTOX構造の電界効
果型トランジスタで構成されている。
このFLOTOX構造の電界効果型トランジスタは、素
子間分#i絶縁膜2で周囲を規定された領域内において
、前記P一型半導体基板(或いはP型ウェル領域)の主
面部に設けられている。この素子間分ill絶縁膜2の
下には、図示していないが、p型チャネルストツパ領域
が設けられている。
子間分#i絶縁膜2で周囲を規定された領域内において
、前記P一型半導体基板(或いはP型ウェル領域)の主
面部に設けられている。この素子間分ill絶縁膜2の
下には、図示していないが、p型チャネルストツパ領域
が設けられている。
前記FLOTOX構造の電界効果型トランジスタは、P
一型半導体基板の主面部に設けられた書込み用半導体領
域(n”型半導体領域)4、この書込み用半導体領域の
主面上のトンネル絶縁膜5を介在させて設けられたフロ
ーティングゲート電極6、このフローティングゲート電
極上にゲート絶縁膜7を介在させて設けられたコントロ
ールゲート電極8等を備えている。
一型半導体基板の主面部に設けられた書込み用半導体領
域(n”型半導体領域)4、この書込み用半導体領域の
主面上のトンネル絶縁膜5を介在させて設けられたフロ
ーティングゲート電極6、このフローティングゲート電
極上にゲート絶縁膜7を介在させて設けられたコントロ
ールゲート電極8等を備えている。
前記書込み用半導体領域4が設けられている領域と異な
る領域において、前記素子間分il!絶縁膜2で周囲を
規定された領域内の前記p゛型半導体基板1の主面には
、ゲート絶縁膜3が設けられている。このゲート絶縁膜
3は、例えば前記P一型半導体基板1の主面を熱酸化す
ることにより形成された酸化珪素膜で構成されている。
る領域において、前記素子間分il!絶縁膜2で周囲を
規定された領域内の前記p゛型半導体基板1の主面には
、ゲート絶縁膜3が設けられている。このゲート絶縁膜
3は、例えば前記P一型半導体基板1の主面を熱酸化す
ることにより形成された酸化珪素膜で構成されている。
このゲート絶縁膜3の膜厚は、例えば20[n耐程度で
ある。
ある。
前記トンネル絶縁膜5は、例えば前記書込み用半導体領
域4の主面を酸化することにより形威された酸化珪素膜
で構成されている。このトンネルIf!lIl1膜5の
膜厚は、前記ゲート絶縁膜3に比べて薄い膜厚で形成さ
れ、例えば1 0 [nmコ程度である。
域4の主面を酸化することにより形威された酸化珪素膜
で構成されている。このトンネルIf!lIl1膜5の
膜厚は、前記ゲート絶縁膜3に比べて薄い膜厚で形成さ
れ、例えば1 0 [nmコ程度である。
前記フローティングゲート電極6は、前記トンネル絶縁
膜5上からゲート絶縁膜a上まで延在している。このフ
ローテイングゲート電極6は、電界効果型トランジスタ
のしきい値電圧を変化させる情報となる電荷を蓄積する
電極である。このフローティングゲート電極6は、例え
ば多結晶珪素膜で構或されている。
膜5上からゲート絶縁膜a上まで延在している。このフ
ローテイングゲート電極6は、電界効果型トランジスタ
のしきい値電圧を変化させる情報となる電荷を蓄積する
電極である。このフローティングゲート電極6は、例え
ば多結晶珪素膜で構或されている。
前記ゲート絶縁膜7は、前記フローテイングゲート電極
6を構或する多結晶珪素膜の表面を熱酸化することによ
り形或された酸化珪素膜で構成されている。
6を構或する多結晶珪素膜の表面を熱酸化することによ
り形或された酸化珪素膜で構成されている。
前記コントロールゲート電極8は、制御用ゲート電極で
ある。このコントロールゲート電極8は、前記フローテ
ィングゲート電極6と同様に、例えば多結晶珪素膜で構
成されている。このコントロールゲート電極8は、ワー
ド線WLと一体に構戒されている。
ある。このコントロールゲート電極8は、前記フローテ
ィングゲート電極6と同様に、例えば多結晶珪素膜で構
成されている。このコントロールゲート電極8は、ワー
ド線WLと一体に構戒されている。
前記フローテイングゲート電極6及びコントロールゲー
ト電極8の側部には、これらに対して自己整合で設けら
れたソース領域とドレイン領域を構或するn゜型半導体
領域9が設けられている。
ト電極8の側部には、これらに対して自己整合で設けら
れたソース領域とドレイン領域を構或するn゜型半導体
領域9が設けられている。
前記書込み用半導体領域4は、前述したように、各メモ
リセルM1乃至M.の夫々の書込み用半導体領域4を,
メモリセルM1乃至M.の配列に対応させて直列に接続
している.この直列に接続された書込み用半導体領域4
の夫々の配列方向と、メモリセルM0乃至M,の夫々の
配列方向とは同一方向で構成され、両者は実質的に平行
に配列されている。直列に接続された書込み用半導体領
域4のうち,メモリセルM.に対応した書込み用半導体
領域4は、前記メモリセル段選択用MISFETQSエ
を介してそのドレイン領域と接続されている。
リセルM1乃至M.の夫々の書込み用半導体領域4を,
メモリセルM1乃至M.の配列に対応させて直列に接続
している.この直列に接続された書込み用半導体領域4
の夫々の配列方向と、メモリセルM0乃至M,の夫々の
配列方向とは同一方向で構成され、両者は実質的に平行
に配列されている。直列に接続された書込み用半導体領
域4のうち,メモリセルM.に対応した書込み用半導体
領域4は、前記メモリセル段選択用MISFETQSエ
を介してそのドレイン領域と接続されている。
また、この書込み用半導体領域4の周囲の端部(pn接
合部)は、トンネル絶縁膜5下から、このトンネル絶縁
膜5に比べてかなり膜厚が厚い前記素子間分離絶縁膜2
の下に移動させられている。
合部)は、トンネル絶縁膜5下から、このトンネル絶縁
膜5に比べてかなり膜厚が厚い前記素子間分離絶縁膜2
の下に移動させられている。
前記メモリセル段選択用MISFETQs1のドレイン
領域には、ビット,1!13が層間絶縁膜10に形威さ
れた接続孔11を通して接続されている.前記メモリセ
ル段選択用MISFETQs,のソース領域には、ソー
ス線14が層間絶縁膜10に形成された接続孔12を通
して接続されている。
領域には、ビット,1!13が層間絶縁膜10に形威さ
れた接続孔11を通して接続されている.前記メモリセ
ル段選択用MISFETQs,のソース領域には、ソー
ス線14が層間絶縁膜10に形成された接続孔12を通
して接続されている。
前記メモリセル段選択用MISFETQs,及びQs2
の夫々は、p一型半導体基板1の主面に設けられたゲー
ト絶縁膜a、このゲート絶縁膜3上に設けられたゲート
電極8,このゲート電極8に対して自己整合でp一型半
導体基板1の主面部に設けられたソース領域とドレイン
領域を構成するn゜型半導体領域9等を備えている。前
記メモリセル段選択用MISFETQsエ、Qs,の夫
々のゲート電極8は、前記メモリセル段選択用配線CL
エ、CL,の夫々と一体に構戊されている。
の夫々は、p一型半導体基板1の主面に設けられたゲー
ト絶縁膜a、このゲート絶縁膜3上に設けられたゲート
電極8,このゲート電極8に対して自己整合でp一型半
導体基板1の主面部に設けられたソース領域とドレイン
領域を構成するn゜型半導体領域9等を備えている。前
記メモリセル段選択用MISFETQsエ、Qs,の夫
々のゲート電極8は、前記メモリセル段選択用配線CL
エ、CL,の夫々と一体に構戊されている。
前記コントロールゲート電極8及びゲート電極8の上層
には、層間絶縁膜1Gが設けられている。
には、層間絶縁膜1Gが設けられている。
この眉間絶縁膜10は、例えば堆積した酸化珪素膜で構
成されている。また、前記ビット線13、ソース線14
の夫々は、例えばアルミニウム膜またはアルミニウム合
金膜で構成されている。
成されている。また、前記ビット線13、ソース線14
の夫々は、例えばアルミニウム膜またはアルミニウム合
金膜で構成されている。
次に、前記縦型構造のEEPROMの情報の書込み、消
去、読出し方法の夫々について説明する。
去、読出し方法の夫々について説明する。
まず、第5図(回路ブロック図)を用いて、各回路?の
接続関係を説明する。なお、メモリセル段は、メモリセ
ルアレイ35内において行列状に複数配置されるが、動
作説明を簡略化するため、第5図中においては簡略化し
て1段のみを示す。
接続関係を説明する。なお、メモリセル段は、メモリセ
ルアレイ35内において行列状に複数配置されるが、動
作説明を簡略化するため、第5図中においては簡略化し
て1段のみを示す。
ワード線WLは,X方向に延在し、Y方向に複数本配置
されている。これらのワード線WLは、同第5図及び前
記第2図に示すXデコーダ回路34に接続されている。
されている。これらのワード線WLは、同第5図及び前
記第2図に示すXデコーダ回路34に接続されている。
また、メモリセル段選択用MISFETQsエ及びQs
2の夫々が接続されているメモリセル段選択用配線CL
1及びCL2の夫々は、前記ワード線WLと同一方向に
延在し、前記Xデコーダ回路34に接続されている。
2の夫々が接続されているメモリセル段選択用配線CL
1及びCL2の夫々は、前記ワード線WLと同一方向に
延在し、前記Xデコーダ回路34に接続されている。
前記Xデコーダ回路34には,データ信号配線DLが接
続されている。このデータ信号配mDLは、MISFE
TQ2を介して、Din回路41.1/○回路42の夫
々に順次接続される。
続されている。このデータ信号配mDLは、MISFE
TQ2を介して、Din回路41.1/○回路42の夫
々に順次接続される。
ビット線BLは、Y方向に延在し、図示していないが,
X方向に複数本配置されている。このビット線BLは、
MISFETQ■を介してデータ線コントロール回路3
8、または,MISFETQ1を介してDin回wI4
1.または、SA回路39、Dout回路40を介して
I/O回路42の夫々に順次接続される。このデータ線
コントロール回路38には、消去電圧(例えば15乃至
20[V]).非選択電圧(消去電圧の172の電圧)
、接地電圧(書込み電圧として使用される例えばO[V
])の夫々が供給されている. ソース線SLは、X方向に延在し、接地電圧(例えばO
[V])に接続されている。
X方向に複数本配置されている。このビット線BLは、
MISFETQ■を介してデータ線コントロール回路3
8、または,MISFETQ1を介してDin回wI4
1.または、SA回路39、Dout回路40を介して
I/O回路42の夫々に順次接続される。このデータ線
コントロール回路38には、消去電圧(例えば15乃至
20[V]).非選択電圧(消去電圧の172の電圧)
、接地電圧(書込み電圧として使用される例えばO[V
])の夫々が供給されている. ソース線SLは、X方向に延在し、接地電圧(例えばO
[V])に接続されている。
前記MISFETQ,のゲート電極は、アドレス信号配
,iiALiに接続されている。このアドレス配線AL
エは、前記第2図に示すYデコーダ回路36に接続され
ている。
,iiALiに接続されている。このアドレス配線AL
エは、前記第2図に示すYデコーダ回路36に接続され
ている。
前記MI SFETQ1のゲート電極はインバータを介
して、前記MISFETQ2のゲート電極は直接、アド
レス信号配線AL,に接続されている。このアドレス信
号配線AL2は、前記第2図に示すYデコーダ回路36
に接続されている。
して、前記MISFETQ2のゲート電極は直接、アド
レス信号配線AL,に接続されている。このアドレス信
号配線AL2は、前記第2図に示すYデコーダ回路36
に接続されている。
次に,まず、前記EEPROMの情報の書込み方法を説
明する.一例として、メモリセルM7を選択した場合を
説明する. 前記アドレス信号配線AL1及びAL2の夫々を、ハイ
レベルにし、MISFETQ2、Q,の夫々をオン状態
に.MISFETQ.をオフ状態にする。
明する.一例として、メモリセルM7を選択した場合を
説明する. 前記アドレス信号配線AL1及びAL2の夫々を、ハイ
レベルにし、MISFETQ2、Q,の夫々をオン状態
に.MISFETQ.をオフ状態にする。
MISFETQ.をオン状態にすることにより、I/O
回路42からDin回路41.データ信号配線DLを介
してデータ信号がXデコーダ回路34に入力される。
回路42からDin回路41.データ信号配線DLを介
してデータ信号がXデコーダ回路34に入力される。
一方、メモリセルM7を含むメモリセル段に接続されて
いるビットI!XBLに、MISFETQ.を介して、
データ線コントロール回路38から接地電圧を印加する
。このとき、メモリセルM7を含まない非選択状態のメ
モリセル段に接続されているビット,iiBLには、M
ISFETQ.を介して、データ線コントロール回路3
8から非選択電圧が印加される。
いるビットI!XBLに、MISFETQ.を介して、
データ線コントロール回路38から接地電圧を印加する
。このとき、メモリセルM7を含まない非選択状態のメ
モリセル段に接続されているビット,iiBLには、M
ISFETQ.を介して、データ線コントロール回路3
8から非選択電圧が印加される。
この状態において、前記データ信号に基づきワード線W
L7に書込み電圧(例えば15乃至20[V])が印加
され、メモリセルM7が選択される。
L7に書込み電圧(例えば15乃至20[V])が印加
され、メモリセルM7が選択される。
また、同時に、メモリセル段選択用配線CL1は?イレ
ベルに,メモリセル段選択用配jlAcL2はロウレベ
ルになる.すなわち、メモリセル段選択用MISFET
Qs■はオン状態に、メモリセル段選択用MISFET
Qs2はオフ状態になる。前記メモリセル段選択用配線
CL,には、書込み電圧が印加される。また、選択され
たワード線WL,以外の非選択のワード線WL及びメモ
リセル段選択用配線CL,には、接地電圧が印加される
。
ベルに,メモリセル段選択用配jlAcL2はロウレベ
ルになる.すなわち、メモリセル段選択用MISFET
Qs■はオン状態に、メモリセル段選択用MISFET
Qs2はオフ状態になる。前記メモリセル段選択用配線
CL,には、書込み電圧が印加される。また、選択され
たワード線WL,以外の非選択のワード線WL及びメモ
リセル段選択用配線CL,には、接地電圧が印加される
。
これら一連の回路動作により、ビット線BLからメモリ
セル段選択用MISFETQs,を介して、直列接続さ
れた書込み用半導体領域4に接地電圧が印加されると共
に、メモリセルM7を構成する電界効果型トランジスタ
のコントロールゲート電極8には書込み電圧が印加され
、書込み用半導体領域4とフローティングゲート電極6
との間にトンネル電流が流れ、書込み用半導体領域4か
らフローティングゲート電極6へ電子が注入され,メモ
リセルM,に“O”情報が書込まれる。この″0”情報
の書込まれたメモリセルM7を構或する電界効果型トラ
ンジスタは、しきい値電圧が負側ヘシフトし、ディプレ
ッション型のしきい値電圧に設定される。
セル段選択用MISFETQs,を介して、直列接続さ
れた書込み用半導体領域4に接地電圧が印加されると共
に、メモリセルM7を構成する電界効果型トランジスタ
のコントロールゲート電極8には書込み電圧が印加され
、書込み用半導体領域4とフローティングゲート電極6
との間にトンネル電流が流れ、書込み用半導体領域4か
らフローティングゲート電極6へ電子が注入され,メモ
リセルM,に“O”情報が書込まれる。この″0”情報
の書込まれたメモリセルM7を構或する電界効果型トラ
ンジスタは、しきい値電圧が負側ヘシフトし、ディプレ
ッション型のしきい値電圧に設定される。
このように、情報の書込み時、メモリセル段の直列に接
続された複数個の電界効果型トランジスタ(メモリセル
M)のチャネル領域を介さずに、前記直列に接続された
書込み用半導体領域4に書込み電圧(例えばO[V])
を印加する。この際、前記直列に接続された書込み用半
導体領域4において拡散層抵抗によって書込み用半導体
領域4とフローティングゲート電極6との間の電圧差(
書込み電圧)は小さくなるが、この電圧差の減少は、前
記複数の電界効果型トランジスタのチャネル抵抗による
電圧差の減少と比較して小さい。従って、メモリセル段
の各電界効果型トランジスタの書込み用半導体領域4に
印加される書込み電圧のばらつきは低減され、コントロ
ールゲート電極8と書込み用半導体領域4との間の電圧
差のばらつきを低減することができる。これにより、各
電界効果型トランジスタのフローティングゲート電極6
の情報となる蓄積電荷量のばらつきは低減され、各電界
効果型トランジスタのしきい値電圧のばらつきは低減さ
れる。すなわち、ウインドウ幅のばらつきは低減される
ので、読出された情報のII I I+“0 7+の判
断を確実に行なうことができ、情報の読出し時の信頼性
を向上することができる。
続された複数個の電界効果型トランジスタ(メモリセル
M)のチャネル領域を介さずに、前記直列に接続された
書込み用半導体領域4に書込み電圧(例えばO[V])
を印加する。この際、前記直列に接続された書込み用半
導体領域4において拡散層抵抗によって書込み用半導体
領域4とフローティングゲート電極6との間の電圧差(
書込み電圧)は小さくなるが、この電圧差の減少は、前
記複数の電界効果型トランジスタのチャネル抵抗による
電圧差の減少と比較して小さい。従って、メモリセル段
の各電界効果型トランジスタの書込み用半導体領域4に
印加される書込み電圧のばらつきは低減され、コントロ
ールゲート電極8と書込み用半導体領域4との間の電圧
差のばらつきを低減することができる。これにより、各
電界効果型トランジスタのフローティングゲート電極6
の情報となる蓄積電荷量のばらつきは低減され、各電界
効果型トランジスタのしきい値電圧のばらつきは低減さ
れる。すなわち、ウインドウ幅のばらつきは低減される
ので、読出された情報のII I I+“0 7+の判
断を確実に行なうことができ、情報の読出し時の信頼性
を向上することができる。
また、情報の書込み時、メモリセル段の各電界効果型ト
ランジスタのチャネル領域を介さずに書込み用半導体領
域4に直接書込み電界を印加しているので、書込み電圧
の伝達速度を速め、情報の書込み時間を大幅に短縮する
ことができる。
ランジスタのチャネル領域を介さずに書込み用半導体領
域4に直接書込み電界を印加しているので、書込み電圧
の伝達速度を速め、情報の書込み時間を大幅に短縮する
ことができる。
また、選択したメモリセルM7が接続されているワード
gWL7と同一のワード線WL,に接続された、非選択
のメモリセル段のビット線BLには、非選択電圧(消去
電圧の172の電圧)を印加している6従って、非選択
のメモリセルを構成する電界効果型トランジスタのコン
トロールゲート電極8と書込み用半導体領域4との間の
電圧差は、選択されたメモリセルM7のそれと比べて小
さ<(1/2)なり、フローテイングゲート電極6と書
込み用半導体領域4との間にトンネル電流は実質的に流
れない。つまり、非選択のメモリセルへの情報の誤書込
みは行なわれないので、情報の書込み時の信頼性を向上
することができる。
gWL7と同一のワード線WL,に接続された、非選択
のメモリセル段のビット線BLには、非選択電圧(消去
電圧の172の電圧)を印加している6従って、非選択
のメモリセルを構成する電界効果型トランジスタのコン
トロールゲート電極8と書込み用半導体領域4との間の
電圧差は、選択されたメモリセルM7のそれと比べて小
さ<(1/2)なり、フローテイングゲート電極6と書
込み用半導体領域4との間にトンネル電流は実質的に流
れない。つまり、非選択のメモリセルへの情報の誤書込
みは行なわれないので、情報の書込み時の信頼性を向上
することができる。
次に、前記E E P ROMの情報の消去方法を,同
第5図を用いて説明する。
第5図を用いて説明する。
前記アドレス信号配線AL1及びAL,の夫々をハイレ
ベルにし、M I S F E T Q z、Q,の夫
々をオン状態に、M I S F E T Q 1をオ
フ状態にする。
ベルにし、M I S F E T Q z、Q,の夫
々をオン状態に、M I S F E T Q 1をオ
フ状態にする。
ソース線SLには、接地電圧が印加される。このソース
線SLに印加された接地電圧は、メモリセル段選択用M
ISFETQs,のソース領域に印加される。MISF
ETQ,をオン状態にすることにより、メモリセル段選
択用配1icLエはハイレベルに、メモリセル段選択用
配線CL2はロウレベルになる。すなわち、メモリセル
段選択用MISFETQsエはオン状態に、メモリセル
段選択用MISFETQs,はオフ状態になる。この場
合、メモリセル段選択用配線CLエには消去電圧が印加
され、メモリセル段選択用配線CL,には接地電圧が印
加される。また、同時に、ワード線WLはロウレベルに
なる。このワード#WLには、接地電圧が印加される。
線SLに印加された接地電圧は、メモリセル段選択用M
ISFETQs,のソース領域に印加される。MISF
ETQ,をオン状態にすることにより、メモリセル段選
択用配1icLエはハイレベルに、メモリセル段選択用
配線CL2はロウレベルになる。すなわち、メモリセル
段選択用MISFETQsエはオン状態に、メモリセル
段選択用MISFETQs,はオフ状態になる。この場
合、メモリセル段選択用配線CLエには消去電圧が印加
され、メモリセル段選択用配線CL,には接地電圧が印
加される。また、同時に、ワード線WLはロウレベルに
なる。このワード#WLには、接地電圧が印加される。
一方、メモリセル段に接続されているビット線BLに、
MISFETQ, を介して、データ線コントロール回
路38から消去電圧を印加する。メモリセル段毎の消去
の場合、非選択のメモリセル段に接続されているビット
線BLには、MISFETQ3 を介して、データ線コ
ントロール回路38から非選択電圧(消去電圧の1/2
の電圧)が印加される。全メモリセル段の消去の場合は
、全ビットA!BLに消去電圧が印加される。
MISFETQ, を介して、データ線コントロール回
路38から消去電圧を印加する。メモリセル段毎の消去
の場合、非選択のメモリセル段に接続されているビット
線BLには、MISFETQ3 を介して、データ線コ
ントロール回路38から非選択電圧(消去電圧の1/2
の電圧)が印加される。全メモリセル段の消去の場合は
、全ビットA!BLに消去電圧が印加される。
これら一連の回路動作により、ビット線BLからメモリ
セル段選択用MISFETQsエを介して消去電圧が書
込み用半導体領域4に印加され、メモリセル段の各メモ
リセルMを構或する電界効果型トランジスタのコントロ
ールゲート電極8には接地電圧が印加されているので、
書込み用半導体領域4とフローティングゲート電極6と
の間にトンネル電流が流れ、フローテイングゲート電w
A6から書込み用半導体領域4へ電子が引抜かれ,こ?
メモリセル段を構成する各メモリセルMに“1”情報が
書込まれる.つまり、各メモリセルMの情報は消去され
る。
セル段選択用MISFETQsエを介して消去電圧が書
込み用半導体領域4に印加され、メモリセル段の各メモ
リセルMを構或する電界効果型トランジスタのコントロ
ールゲート電極8には接地電圧が印加されているので、
書込み用半導体領域4とフローティングゲート電極6と
の間にトンネル電流が流れ、フローテイングゲート電w
A6から書込み用半導体領域4へ電子が引抜かれ,こ?
メモリセル段を構成する各メモリセルMに“1”情報が
書込まれる.つまり、各メモリセルMの情報は消去され
る。
また、情報の消去の際、メモリセルMを構或する電界効
果型トランジスタのソース領域とドレイン領域を構成す
るn゛型半導体領域9に対して、書込み用半導体領域4
は別の領域に設けられ、かつ、この書込み用半導体領域
4の周囲の端部は前記素子間分離絶縁膜2の下に設けて
いるので、書込み用半導体領域4とp“型半導体基板1
とのpn接合部付近のn゜型拡散層表面が反転しバンド
間遷移による正孔電流が流れることは低減される6つま
り、バンド間トンネル電流の発生を低減することができ
るので、情報の消去効率を向上することができる。
果型トランジスタのソース領域とドレイン領域を構成す
るn゛型半導体領域9に対して、書込み用半導体領域4
は別の領域に設けられ、かつ、この書込み用半導体領域
4の周囲の端部は前記素子間分離絶縁膜2の下に設けて
いるので、書込み用半導体領域4とp“型半導体基板1
とのpn接合部付近のn゜型拡散層表面が反転しバンド
間遷移による正孔電流が流れることは低減される6つま
り、バンド間トンネル電流の発生を低減することができ
るので、情報の消去効率を向上することができる。
次に、同第5図を用いて、前記EEPROMの情報の読
出し方法を説明する。一例として、メモリセルM7から
情報を読出す場合を説明する。
出し方法を説明する。一例として、メモリセルM7から
情報を読出す場合を説明する。
アドレス信号配線AL■をロウレベルにし、アドレス信
号配線AL,をロウレベルにする。これ?より、MIS
FETQ■の夫々はオン状態に、MISFETQ2、Q
3の夫々はオフ状態になる。
号配線AL,をロウレベルにする。これ?より、MIS
FETQ■の夫々はオン状態に、MISFETQ2、Q
3の夫々はオフ状態になる。
MISFETQ3をオフ状態にすることにより、ビット
線BLをデータ線コントロール回路38から遮断する。
線BLをデータ線コントロール回路38から遮断する。
MISFETQ1をオン状態にすることにより、ビット
線BLは、SA回路39、D out回路40の夫々を
介してI/O回路42に接続される。
線BLは、SA回路39、D out回路40の夫々を
介してI/O回路42に接続される。
このビット線BLには、電源電圧の172の電源(約2
.5V)が印加される。
.5V)が印加される。
メモリセルM7が接続されているワード線WL,をロウ
レベル(選択状態)にすると共に、メモリセル段選択用
配線CL,、C L..非選択状態のワード線WLの夫
々をハイレベルにする。この場合、前記ワード線WL,
には接地電圧(例えばO[V])が印加され、前記メモ
リセル段選択用配線CL.、CL,、非選択状態のワー
ドAIfWLの夫々には電源電圧(例えば5[V])が
印加される。
レベル(選択状態)にすると共に、メモリセル段選択用
配線CL,、C L..非選択状態のワード線WLの夫
々をハイレベルにする。この場合、前記ワード線WL,
には接地電圧(例えばO[V])が印加され、前記メモ
リセル段選択用配線CL.、CL,、非選択状態のワー
ドAIfWLの夫々には電源電圧(例えば5[V])が
印加される。
ここで、このメモリセルM7に“O It情報が書込ま
れている場合には、このメモリセルM7はデイブレッシ
ョン型であり、ビット4flBLとソース線SLとの間
が導通する.すなわち、ビット線BLの読出し電圧が低
下し、この読出し電圧がSA回路39で検出され、11
0 7j情報として読出される。このメモリセルM7
に“1”情報が書込まれている場合には、このメモリセ
ルM7はエンハンスメント型であり、ビット線BLとソ
ース線SLとの間は導通しない。すなわち、ビット線B
Lの読出し電圧は保持され、この読出し電圧がSA回路
39で検出され、′l”情報として読出される。
れている場合には、このメモリセルM7はデイブレッシ
ョン型であり、ビット4flBLとソース線SLとの間
が導通する.すなわち、ビット線BLの読出し電圧が低
下し、この読出し電圧がSA回路39で検出され、11
0 7j情報として読出される。このメモリセルM7
に“1”情報が書込まれている場合には、このメモリセ
ルM7はエンハンスメント型であり、ビット線BLとソ
ース線SLとの間は導通しない。すなわち、ビット線B
Lの読出し電圧は保持され、この読出し電圧がSA回路
39で検出され、′l”情報として読出される。
また、情報の読出し時には,前記メモリセルM,以外の
非選択のメモリセルMのワードIiWLには、電源電圧
(例えば5[V])が印加され、ビットi111BLに
読出し電圧(例えば2.5[V])が印加される。この
ため、この電界効果型トランジスタの書込み用半導体領
域5とフローティングゲート電極6には電源電圧の17
2 の電圧(約2.5[V])が印加され、コントロー
ルゲート電極8と書込み用半導体領域4との間の電圧差
は小さい。これにより,フローティングゲート電極6と
書込み用半導体領域4との間で発生するトンネル電流は
低減され、ソフトライトの発生を低減することができる
。
非選択のメモリセルMのワードIiWLには、電源電圧
(例えば5[V])が印加され、ビットi111BLに
読出し電圧(例えば2.5[V])が印加される。この
ため、この電界効果型トランジスタの書込み用半導体領
域5とフローティングゲート電極6には電源電圧の17
2 の電圧(約2.5[V])が印加され、コントロー
ルゲート電極8と書込み用半導体領域4との間の電圧差
は小さい。これにより,フローティングゲート電極6と
書込み用半導体領域4との間で発生するトンネル電流は
低減され、ソフトライトの発生を低減することができる
。
次に、前記縦型構造のEEPROMの製造方法を,第6
図乃至第9図(製造工程毎に示す要部断面図)を用いて
簡単に説明する。
図乃至第9図(製造工程毎に示す要部断面図)を用いて
簡単に説明する。
まず、〆型半導体基板1の非活性領域の主面を選択的に
酸化し、素子間分離絶縁膜2を形或する。
酸化し、素子間分離絶縁膜2を形或する。
この素子間分!!絶縁膜2を形或する工程と実質的に同
一の工程で,この素子間分離絶縁膜2の下のp一型半導
体基板1の主面部に、図示しないp型チャネルストツパ
領域を形成する。
一の工程で,この素子間分離絶縁膜2の下のp一型半導
体基板1の主面部に、図示しないp型チャネルストツパ
領域を形成する。
次に、前記素子間分S絶縁膜2で周囲を規定された領域
内において、前記p゜型半導体基板1の活性領域の主面
を露出する。この後、この露出された〆型半導体基板l
の主面を熱酸化し、2 0 [nm]程度の膜厚のゲー
トf4縁膜3を形或する。
内において、前記p゜型半導体基板1の活性領域の主面
を露出する。この後、この露出された〆型半導体基板l
の主面を熱酸化し、2 0 [nm]程度の膜厚のゲー
トf4縁膜3を形或する。
次に、全面にフォトレジストを用いてマスク20を形成
する.このマスク20にフォトリソグラフィ技術によっ
て所定のパターンニングを施し、書込み用半導体領域(
4)を形成する領域に開口2!を形或する。
する.このマスク20にフォトリソグラフィ技術によっ
て所定のパターンニングを施し、書込み用半導体領域(
4)を形成する領域に開口2!を形或する。
次に、前記マスク20に形成された開口21を通して、
前記〆型半導体基板1の主面部にn型不純物をイオン打
込みによって導入し、書込み用半導体領域(ri’型半
導体領域)4を形或する。この後、前記開口21で周囲
を規定された領域内において、第6図に示すにように,
前記書込み用半導体領域4の主面を露出させる。
前記〆型半導体基板1の主面部にn型不純物をイオン打
込みによって導入し、書込み用半導体領域(ri’型半
導体領域)4を形或する。この後、前記開口21で周囲
を規定された領域内において、第6図に示すにように,
前記書込み用半導体領域4の主面を露出させる。
次に、前記マスク20を除去する。この後、熱酸化を行
ない,第7図に示すように,前記露出された書込み用半
導体領域4の主面に、10[n耐程度薄い膜厚のトンネ
ル絶縁膜5を形成する。
ない,第7図に示すように,前記露出された書込み用半
導体領域4の主面に、10[n耐程度薄い膜厚のトンネ
ル絶縁膜5を形成する。
次に、全面に導電膜6、例えば多結晶珪素膜を堆積する
.この後、この堆積した多結晶珪素膜を第8図に示すよ
うに、フォトリソグラフィ技術によってパターンニング
する。この工程では、この導電膜6は、前記メモリセル
Mの形威領域にのみ残し、ゲート幅方向のみを規定する
。
.この後、この堆積した多結晶珪素膜を第8図に示すよ
うに、フォトリソグラフィ技術によってパターンニング
する。この工程では、この導電膜6は、前記メモリセル
Mの形威領域にのみ残し、ゲート幅方向のみを規定する
。
次に、熱酸化を行ない、前記導電膜6の表面にゲート絶
縁膜7を形或する。
縁膜7を形或する。
次に、全面に導電膜8例えば多結晶珪素膜を堆積する。
この後、この堆積した多結晶珪素膜をフォトリソグラフ
ィ技術によってパターンニングする。この工程では、前
記ゲート幅方向のみを規定された導電膜6のゲート長方
向も同時にパターンニングする。従って、この工程によ
って、各メモリセルMを構成する電界効果型トランジス
タのフローティングゲート電極6とコントロールゲート
電極8(ワード線WL).メモリセル段選択用M工SF
ETQs1とQs,のゲート電極8(メモリセル段選択
用配線CL,、C L.)の夫々が形或される。
ィ技術によってパターンニングする。この工程では、前
記ゲート幅方向のみを規定された導電膜6のゲート長方
向も同時にパターンニングする。従って、この工程によ
って、各メモリセルMを構成する電界効果型トランジス
タのフローティングゲート電極6とコントロールゲート
電極8(ワード線WL).メモリセル段選択用M工SF
ETQs1とQs,のゲート電極8(メモリセル段選択
用配線CL,、C L.)の夫々が形或される。
次に、各メモリセルM及びメモリセル段選択用MISF
ETQsエとQStを形或する領域において、主に前記
コントロールゲート電極8、ゲート電極8の夫々を不純
物導入用のマスクとして、n型不純物を前記プ型半導体
基板工の主面部に導入し、n゜型半導体領域9を形成す
る。
ETQsエとQStを形或する領域において、主に前記
コントロールゲート電極8、ゲート電極8の夫々を不純
物導入用のマスクとして、n型不純物を前記プ型半導体
基板工の主面部に導入し、n゜型半導体領域9を形成す
る。
次に、層間絶縁膜lOを全面に形或する。この後、この
層間絶縁膜に開口11. 12の夫々を形成する。
層間絶縁膜に開口11. 12の夫々を形成する。
次に、全面に導電膜例えばアルミニウム膜またはアルミ
ニウム合金膜を形成する。この後、この導電膜をフォト
リソグラフィ技術によってパターンニングし、ビットi
BL、ソース線SLの夫々を形成する。
ニウム合金膜を形成する。この後、この導電膜をフォト
リソグラフィ技術によってパターンニングし、ビットi
BL、ソース線SLの夫々を形成する。
次に、全面に表面保護膜を形或することによって,本実
施例の縦型構造のE E P ROMは完威する。
施例の縦型構造のE E P ROMは完威する。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は,前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は,前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
例えば、本実施例では、前記メモリセルである電界効果
型トランジスタのコントロールゲート電極8を多結晶珪
素膜で構或した例を示したが、例えば高融点金属膜(W
,Ti等),高融点シリサイド金属膜(W S ix,
TiS .ix等)の単層膜、多結晶珪素膜と前記高融
点金属膜或いは多結晶珪素膜と前記高融点シリサイド金
属膜との積層膜等で前記コントロールゲート電極8を構
成することも可能である。
型トランジスタのコントロールゲート電極8を多結晶珪
素膜で構或した例を示したが、例えば高融点金属膜(W
,Ti等),高融点シリサイド金属膜(W S ix,
TiS .ix等)の単層膜、多結晶珪素膜と前記高融
点金属膜或いは多結晶珪素膜と前記高融点シリサイド金
属膜との積層膜等で前記コントロールゲート電極8を構
成することも可能である。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る 縦型構造のEEPROMを有する半導体集積回路装置に
おいて、情報の読出し時の信頼性を向上することができ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る 縦型構造のEEPROMを有する半導体集積回路装置に
おいて、情報の読出し時の信頼性を向上することができ
る。
また,前記縦型構造のEEPROMを有する半導体集積
回路装置において、情報の書込み時の動作速度の高速化
を図ることができる。
回路装置において、情報の書込み時の動作速度の高速化
を図ることができる。
また,前記縦型構造のEEPROMを有する半導体集積
回路装置において,情報の書込み、消去の効率を向上す
ることができる。
回路装置において,情報の書込み、消去の効率を向上す
ることができる。
また、前記縦型構造のEEFROMを有する半導体集積
回路装置において,情報の書込み時の信頼性を向上する
ことができる。
回路装置において,情報の書込み時の信頼性を向上する
ことができる。
第1図は、本発明の一実施例である縦型構造のE E
P ROMのメモリセルの要部断面図、第2図は,前記
縦型構造のE E P ROMの概略ブロック図、 第3図は、前記縦型構造のEEPROMのメモリセルの
等価回路図, 第4図は、前記縦型構造のEEPROMのメモリセルの
要部平面図、 第5図は,前記縦型構造のEEPROMの回路ブロック
図、 第6図乃至第9図は,前記縦型構造のEEPROMのメ
モリセルを製造工程毎に示す要部断面図である. 図中、1・・・p一型半導体基板、2・・・素子間分離
絶縁膜、a・・・ゲート絶縁膜、4・・・書込み用半導
体領域、5・・・トンネル絶縁膜、6・・・フローティ
ングゲート電極、7・・・ゲート絶縁膜、8・・・コン
トロールゲート電極、9・・・n゜型半導体領域、11
.12・・・接続孔、13・・・ビット線、14・・・
ソース線である。
P ROMのメモリセルの要部断面図、第2図は,前記
縦型構造のE E P ROMの概略ブロック図、 第3図は、前記縦型構造のEEPROMのメモリセルの
等価回路図, 第4図は、前記縦型構造のEEPROMのメモリセルの
要部平面図、 第5図は,前記縦型構造のEEPROMの回路ブロック
図、 第6図乃至第9図は,前記縦型構造のEEPROMのメ
モリセルを製造工程毎に示す要部断面図である. 図中、1・・・p一型半導体基板、2・・・素子間分離
絶縁膜、a・・・ゲート絶縁膜、4・・・書込み用半導
体領域、5・・・トンネル絶縁膜、6・・・フローティ
ングゲート電極、7・・・ゲート絶縁膜、8・・・コン
トロールゲート電極、9・・・n゜型半導体領域、11
.12・・・接続孔、13・・・ビット線、14・・・
ソース線である。
Claims (1)
- 【特許請求の範囲】 1、ドレイン領域と一体に構成された書込み用半導体領
域上にトンネル絶縁膜を介してフローティングゲート電
極を設けた電界効果型トランジスタでメモリセルを構成
し、該メモリセルを複数個直列に接続した縦型構造のE
EPROMを有する半導体集積回路装置において、前記
直列に接続された複数個の電界効果型トランジスタの夫
々の書込み用半導体領域を、夫々の電界効果型トランジ
スタのソース領域及びドレイン領域と別の領域に、前記
メモリセルの直列接続順序に対応させて直列に接続し、
該直列に接続された書込み用半導体領域のうち、前記直
列に接続された初段のメモリセルの書込み用半導体領域
とそのドレイン領域とを接続したことを特徴とする縦型
構造のEEPROMを有する半導体集積回路装置。 2、前記書込み用半導体領域の端部を、前記トンネル絶
縁膜に比べて厚い素子間分離絶縁膜の下に設けたことを
特徴とする請求項1に記載の半導体集積回路装置。 3、情報書込み時、前記複数のメモリセルのうち、非選
択のメモリセルのワード線と書込み用半導体領域との間
に印加される非書込み電圧は、選択されたメモリセルの
ワード線と書込み用半導体領域との間に印加される書込
み電圧の約2分の1の電圧であることを特徴とする請求
項1又は請求項2に記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1244095A JPH03106070A (ja) | 1989-09-20 | 1989-09-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1244095A JPH03106070A (ja) | 1989-09-20 | 1989-09-20 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03106070A true JPH03106070A (ja) | 1991-05-02 |
Family
ID=17113675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1244095A Pending JPH03106070A (ja) | 1989-09-20 | 1989-09-20 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03106070A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010129979A (ja) * | 2008-12-01 | 2010-06-10 | Rohm Co Ltd | Eeprom |
-
1989
- 1989-09-20 JP JP1244095A patent/JPH03106070A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010129979A (ja) * | 2008-12-01 | 2010-06-10 | Rohm Co Ltd | Eeprom |
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