JPH03106070A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に縦型構造の
Ｅ　Ｅ　Ｐ　ＲＯＭを有する半導体集積回路装置に適用
して有効な技術に関するものである。

〔従来の技術〕

１　［ｂｉｔ］の情報を記憶するメモリセルを、複数個
直列に接続してメモリセル段を構成した縦型構造のＥ　
Ｅ　Ｐ　Ｒ　ＯＭ　（Ｅｌｅｃｔｒｉｃａｌｙ　Ｅｒａ
ｓａｂｌｅ　Ｐｒｏｇｒａｍａｂｌｅ　Ｒａａｄ　Ｏｎ
ｌｙ　Ｍｅｍｏｒｙ）が開発されている。この種の縦型
構造のＥ　Ｅ　Ｐ　ＲＯＭについては、例えば日経マイ
クロデバイス、１９８８年１０月号、第１１３頁乃至第
１１７頁に記載されている．前記メモリセル段は、例え
ば８個のメモリセルを直列に接続することにより構或さ
れている。このメモリセル段の一端側のメモリセルは、
メモリセル段選択用ＭＩＳＦＥＴを介在させてビット線
に接続されている。前記メモリセル段の他端側のメモリ
セルは，メモリセル段選択用ＭＩＳＦＥＴを介在させて
ソース線に接続されている。前記ビット線は、前記メモ
リセル段の直列に接続されたメモリセルの配列方向と同
一方向に延在している．前記ソース線には、接地電圧（
例えばＯ［Ｖ］）が印加される。

前記メモリセルは、Ｆ　Ｌ　Ｏ　Ｔ　Ｏ　Ｘ　（Ｆ　ｌ
ｏｔｉｎｇ　Ｇａｔｅ　Ｔ　ｕｎｎｅｌ　Ｏ　ｘｉｄｅ
）構造の電界効果型トランジスタで構成されている。こ
の電界効果型トランジスタは、半導体基板の主面部に設
けられたソース領域とドレイン領域，このドレイン領域
と一体に構或された書込み用半導体領域、チャネル領域
上に設けられたゲート！１！縁膜、書込み用半導体領域
上に設けられたトンネル絶縁膜、前記ゲート絶縁膜及び
トンネル絶縁膜上に設けられたフローティングゲート電
極（情報蓄積用ゲート電極）、このフローティングゲー
ト電極上にゲート絶縁膜を介在させて設けられたコン１
・ロールゲート電極（制御用ゲート電極）等を備えてい
る。このコントロールゲート電極は、ワード線と一体に
構成されている。このワード線は，ビット線の延在方向
と直交する方向に延在している。また、前記メモリセル
のチャネル領域とフローティングゲート電極との間に設
けられたゲート絶縁膜は、トンネル絶縁膜としても作用
し、トンネル絶縁膜と実質的に同一の膜厚で形成されて
いる． 前記メモリセル段選択用ＭＩＳＦＥＴは、半導体基板の
主面に設けられたゲート絶縁膜、このゲート絶縁膜上に
設けられたゲート電極、このゲート電極に対して自己整
合で半導体基板の主面部に設けられたソース領域とドレ
イン領域等を備えている。このゲート電極は，メモリセ
ル段選択用配線と一体に構成されている。このメモリセ
ル段選択用配線は、前記ワード線と同一方向に延在して
いる。前記メモリセル段選択用ＭＩＳＦＥＴは、情報の
書込み、消去、読出しの際に，メモリセル段の選択また
は非選択を行なう。

次に、前記縦型構造のＥＥＰＲＯＭの情報の書込み方法
を説明する。一例として、選択されたメモリセル段のビ
ット線側から３番目のメモリセルに情報を書込む場合を
説明する。

選択されたビット線に、書込み電圧（例えば２２［Ｖ］
）を印加する。この後，メモリセル段選択用配線を選択
し、選択されたメモリセル段のビット線側のメモリセル
段選択用ＭＩＳＦＥＴをオン状態にし、ソース線側のメ
モリセル段選択用ＭＩＳＦＥＴをオフ状態にする。選択
されたメモリセル段のビット線側から１番目と２番目の
メモリセルが接続されているワード線に書込み電圧を印
加する。また、３番目から８番目までのメモリセノレに
接続されているワード線に接地電圧（例えばＯ［Ｖ］）
を印加する。この状態では、前記１番目、２番目の夫々
のメモリセルを構成する電界効果型トランジスタは、ト
ランスファＭＩＳＦＥＴとして機能する。前記３番目の
メモリセルを構成する電界効果型トランジスタのドレイ
ン領域及び書込み用半導体領域には、ビット線からの書
込み電圧が印加される。この状態では，この電界効果型
トランジスタのコントロールゲート電極と書込み用半導
体領域との間の電圧差が大きいので，フローティングゲ
ート電極と書込み用半導体領域との間でトンネル電流が
発生する。このトンネル電流によって、フローティング
ゲート電極から、書込み用半導体領域へ電子が引抜かれ
る。このフローティングゲート電極から引抜かれた電子
は、１番目、２番目の夫々の電界効果型トランジスタの
チャネル領域を介してビット線へ引抜かれる。すなわち
，３番目のメモリセル八゛１０　１″情報が書込まれる
。このｕ　Ｏ　ｕ情報が書込まれたメモリセルを構或す
る電界効果型トランジスタのしきい値電圧は、負側にシ
フトする。すなわち、この電界効果型トランジスタは、
エンハンスメント型からディブレッション型になる。

なお、このメモリセルへの情報の書込みは、前記選択さ
れたメモリセル段のソース線側のメモリセルから順次行
なわなければならない。つまり、選択されたメモリセル
段のビット線側のメモリセルから順次情報の書込みを行
なった場合、後段のメモリセルである電界効果型トラン
ジスタの書込み用半導体領域に印加される書込み電圧が
、前述のトランスファＭＩＳＦＥＴとして使用されるメ
モリセルに書込まれた情報に基づくしきい値電圧により
変動し、情報の書込み電圧がばらつくためである。

次に、前記Ｅ　Ｅ　Ｐ　ＲＯＭの情報の消去方法を説明
する。

消去の場合には、メモリセル段選択用配線に選択電圧（
例えば１７［Ｖ］）を印加し、選択されたメモリセル段
のビット線側，ソース線側の夫々のメモリセル段選択用
ＭＩＳＦＥＴをオン状態にする。

各メモリセルが接続されているワード線の夫々に、消去
電圧（例えば１７［Ｖ］）を印加する。ビット線には、
接地電位が印加されている。この状態では、各メモリセ
ルを構或する電界効果型トランジスタのコントロールゲ
ート電極と半導体基板（チャネル領域）との間の電圧差
が大きいために，フローティングゲート電極と半導体基
板との間でトンネル電流が発生する．このトンネル電流
によって、半導体基板からフローティングゲート電極へ
、電子が注入される。すなわち、各メモリセルにＮ　１
　７１情報が書込まれる。この１ｇ　１　７１情報が書
込まれたメモリセルを構或する電界効果型トランジスタ
のしきい値電圧は、正側にシフトしている。すなわち，
この電界効果型トランジスタは、エンハンスメント型に
なる． 次に、前記ＥＥＰＲＯＭの情報の読出し方法を説明する
。一例として、メモリセル段のビット線側から３番目の
メモリセルを選択した場合を説明する。

選択されたビット線に、読出し電圧（例えば１［Ｖ］）
を印加する．メモリセル段選択用配線に選択電圧（例え
ば５［Ｖ］）を印加し，選択されたメモリセル段のビッ
ト線側、ソース線側の夫々のメモリセル段選択用ＭＩＳ
ＦＥＴをオン状態にする。

３番目のメモリセルが接続されているワード線に選択電
圧（例えばＯ［Ｖ］）を印加する。この３番目のメモリ
セル以外の非選択のメモリセルが接続されているワード
線の夫々には、非選択電圧（例えば５［Ｖ］）を印加す
る。この３番目のメモリセルに“Ｏ”情報が書込まれて
いる場合には，このメモリセルを構成する電界効果型ト
ランジスタはディプレッション型であり、ソース線とビ
ット線との間が導通する。前記３番目のメモリセルに″
１”情報が書込まれている場合には、このメモリセルを
構戊する電界効果型トランジスタは、エンハンスメント
型であり、ソース線とビット線との間は導通しない。つ
まり、前記選択されたビット線の電位の変化をセンスア
ンプ回路で読出すことにより，メモリセルの情報を読出
すことができる。

なお、前記読出し電圧を１　［Ｖ］と低く押さえている
のは、読出し時のソフトライトの発生を低減するためで
ある。このソフトライトについて、以下に簡単に説明す
る。

前述したように、選択したメモリセルを構成する電界効
果型トランジスタの書込み用半導体領域には読出し電圧
を印加し、コントロールゲート電極には選択電圧を印加
している。この読出し電圧と選択電圧との差が大きい場
合には、読出し動作毎に、少しづつ前記フローティング
ゲート電極から書込み用半導体領域へ電子が引抜かれる
。すなわち，ソフトライトが発生する。そこで、前述し
たように、読出し電圧を１［■］と低くすることによっ
て，コントロールゲート電極と書込み用半導体領域との
間の電圧差を小さくし、フローティングゲート電極から
の電子の引抜き量を低減し、ソフトライトの発生を低減
している。

以上説明した方法によって、前記ＥＥＰＲＯＭは、情報
の書込み、消去，読出しの夫々を行なっている． 〔発明が解決しようとする課題〕 しかしながら、本発明者は、前記従来技術を検討した結
果、以下のような問題点を見出した。

前記ＥＥＰＲＯＭにおいては、情報の書込み時、複数個
直列に接続された電界効果型トランジスタのチャネル領
域を介して，選択されたビット線の書込み電圧を選択し
た電界効果型トランジスタの書込み用半導体領域に印加
している。このため、選択されたビット線とメモリセル
段の選択された電界効果型トランジスタとの間に配置さ
れた複数個の非選択された電界効果型トランジスタのチ
ャネル抵抗によって、選択された電界効果型トランジス
タのブローテイングゲート電極と書込み用半導体領域と
の間の電圧差にばらつきを生じる。このばらつきは、ビ
ット線から遠い電界効果型トランジスタほど、フローテ
イングゲート電極と書込み用半導体領域との間の電圧差
は小さくなる。この結果、各電界効果型トランジスタ毎
に書込み後のしきい値電圧が異なる。すなわち、各メモ
リセル毎にウィンドウ幅が異なる。この結果，情報の読
出し時に、読出された情報が゛′ｌ″かｔｉ　Ｏ　ｎか
の判断を正確に行なうことができなくなり，情報の読出
し時の信頼性が低下するという問題があった。

また、情報の書込み時、選択されたメモリセル段のソー
ス線側からビット線側に向ってメモリセルに順次情報の
書込みを行なっているので、トラスフ７Ｍ．ＩＳＦＥＴ
として使用される電界効果型トランジスタのチャネル抵
抗が書込み電圧に加算され，情報の書込み時間が増大す
るという問題があった。

また、情報の書込み時に、薄いゲート酸化膜直下の書込
み用半導体領域と半導体基板とで構成されるｐｎ接合部
のｎ型拡散層表面が空乏層化反転し、バンド間遷移によ
り発生したホールが基板に流れる、所謂バンド間トンネ
ル電流（ＢａｎｄＴｏＢａｎｄ　トンネル電流）による
リークが発生する。

このため、内部昇圧回路による電流供給能力では多くの
ビットを同時に書込むことが難しいという問題があった
。

本発明の目的は、縦型構造のＥＥＰＲＯＭを有する半導
体集積回路装置において、情報の読出し時の信頼性を向
上することが可能な技術を提供することにある。

本発明の他の目的は、前記縦型構造のＥＥＰＲＯＭを有
する半導体集積回路装置において、情報の書込み時間を
短縮することが可能な技術を提供することにある。

本発明の他の目的は、前記縦型構造のＥＥＰＲＯＭを有
する半導体集積回路装置において、情報の書込み効率を
向上することが可能な技術を提供することにある。

本発明の他の目的は、前記縦型構造のＥＥＰＲ○Ｍを有
する半導体集積回路装置において，情報の書込み時の信
頼性を向上することが可能な技術を提供することにある
。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

（１）ドレイン領域と一体に構成された書込み用半導体
領域上にトンネル絶縁膜を介してフローティングゲート
電極を設けた電界効果型トランジスタでメモリセルを構
成し，該メモリセルを複数個直列に接続した縦型構造の
ＥＥＰＲＯＭを有する半導体集積回路装置において、前
記直列に接続された複数個の電界効果型トランジスタの
夫々の書込み用半導体領域を、夫々の電界効果型トラン
ジスタのソース領域及びドレイン領域と別の領域に、前
記メモリセルの直列接続順序に対応させて直列に接続し
、該直列に接続された書込み用半導体領域のうち、前記
直列に接続された初段のメモリセルの書込み用半導体領
域とそのドレイン領域とを接続する。

（２）前記書込み用半導体領域の端部を，前記トンネル
絶縁膜に比べて厚い素子間分離絶緑膜の下に設ける。

（３）情報書込み時、前記複数のメモリセルのうち、非
選択のメモリセルのワード線と書込み用半導体領域との
間に印加される非書込み電圧は、選択されたメモリセル
のワード線と書込み用半導体領域との間に印加される書
込み電圧の約２分の１の電圧とする。

〔作　　用〕

前述した手段（１）によれば，情報の書込み時、メモリ
セル段の直列に接続された複数個の電界効果型トランジ
スタのチャネル領域を介さずに、前記直列に接続された
書込み用半導体領域にビット線から書込み電圧は印加さ
れる。この際、前記直列に接続された書込み用半導体領
域の抵抗によって、選択されたメモリセルである電界効
果型トランジスタのフローテイングゲート電極と書込み
用半導体領域との間の電圧差（書込み電圧）は小さくな
るが，この電圧差の減少は、前記複数の電界効果型トラ
ンジスタのチャネル抵抗による電圧差の減少と比較して
小さい。従って、各電界効果型トランジスタの書込み用
半導体領域に印加される電圧差のばらつき（減少）は低
減されるので、コントロールゲート電極と書込み用半導
体領域との間の電圧差のばらつきを低減し、フローテイ
ングゲート電極に蓄積される電荷量のばらつきは低減さ
れる。すなわち、各電界効果型トランジスタ毎のしきい
値電圧のばらつきを低減し、各メモリセル毎のウィンド
ウ幅のばらつきは低減されるので，読出された情報のＩ
Ｌ　Ｉ　Ｉ１、′゛０″′の判断を確実に行なうことが
でき、情報の読出し時の信頼性を向上することができる
。

また、メモリセル段の各電界効果型トランジスタのチャ
ネル領域を介さずに各電界効果型１・ランジスタの書込
み用半導体領域に直接書込み電圧を印加することができ
るので、書込み電圧の伝達速度を速めることができる。

従って、情報の書込み時間を大幅に短縮することができ
る。

前述した手段（２）によれば、書込み用半導体領域と半
導体基板とで構或されるｐｎ接合部を素子間分離絶縁膜
下に移動させているので，ｎ型拡散層表面が反転しバン
ド間遷移によって正孔電流が発生することは低減される
。つまり、バンド間トンネル電流の発生は低減される。

従って、情報の書込み効率を向上することができる。

前述した手段（３）によれば、情報の書込み時、非選択
されたメモリセルに情報が書込まれないので、情報の書
込み時の信頼性を向上することができる。

〔発明の実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための企図において、同一機能
を有するものは、同一符号を付け，その繰り返しの説明
は省略する。

まず，本発明の一実施例である縦型構造のＥＥＰＲＯＭ
を有する半導体集積回路装置の概略構成を、第２図（全
体構戒の概略を示すブロック図）を用いて説明する。

第２図に示すように、本実施例の半導体集積回路装置は
、半導体基板１上に設けられている。この半導体基板１
は、例えば単結晶珪素で構或されている。

前記半導体基板１の上下端の夫々には、複数個のボンデ
ィングパッド３０が配置されている。

前記半導体基板１の前記ボンディングパッド３０が設け
られている領域よりも内部の領域には、同第２図に示す
ように、昇圧回路３ｌ、タイマー回路３２、コントロー
ル回路３３、Ｘデコーダ回路３４、メモリセルアレイ（
メモリマット）３５、Ｙデコーダ回路３６、センス系回
路３７等が設けられている。

前記メモリセルアレイ３５には、図示していないが、１
　［ｂｉｔ］の情報を記憶するメモリセルを複数個直列
に接続したメモリセル段を単位セル群とし、この単位セ
ル群の複数が複数のビット線（ＢＬ）に関し行列状に配
置されている。

前記昇圧回路３１は、例えば外部から供給される電源電
圧（例えば５［Ｖ］）を昇圧して、書込み電圧（例えば
１５乃至２０［Ｖ］）及び消去電圧（１５乃至２　０　
［Ｖ］）を発生する。

前記タイマー回路３ｚ、コントロール回路３３、Ｘデコ
ーダ回路３４、Ｙデコーダ回路３６、センス系回路３７
は、外部からの入力信号に基づき、前記ＥＥＰＲＯＭの
情報の書込み、消去、読出し等の制御を行なう周辺回路
である。

？に、前記縦型構造のＥＥＰＲＯＭのメモリセルアレイ
３５に配置ざれたメモリセル段の具体的な構或を，第３
図（等価回路図）を用いて説明する。

第３図に示すように、メモリセルＭは、ＦＬＯＴＯＸ構
造の電界効果型トランジスタで構或されている。メモリ
セルＭは、８個直列に接続されメモリセル段（単位セル
群）を構或している。本実施例においては、メモリセル
段を８個のメモリセルＭで構成しているが，これに限定
されず、例えば１６個のメモリセルＭでメモリセル段を
構成しても良い。

前記メモリセル段は、列行状に複数配置され、前記第２
図に示すメモリセルアレイ３５を構成している。各メモ
リセルＭ１乃至Ｍ．は、ワード線ＷＬと接続されている
． このメモリセル段の１端側（メモリセルＭ．）は、メモ
リセル段選択用ＭＩＳＦＥＴＱｓ■を介在させて、ビッ
トｌｉＢＬに接続されている。このメモリセル段選択用
ＭＩＳＦＥＴＱｓ■は，メモリセル段選択用配＠ＣＬエ
でその動作が制御されている．？まり，メモリセル段選
択用配ｆｉｃ　Ｌ，は、ハイレベルによってメモリセル
選択用ＭＩＳＦＥＴＱＳエをオン状態にし、ロウレベル
によってオフ状態にすることができる。このメモリセル
段選択用ＭＩ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓｘのドレイン領
域には、前記各メモリセルＭ１乃至Ｍ．の書込み用半導
体領域４をメモリセルＭエ乃至Ｍ，の配列に対応させて
直列接続したうちの、一端の書込み用半導体領域４が接
続されている。この書込み用半導体領域４は、前記メモ
リセル段選択用ＭＩＳＦＥＴＱｓエをオン状態にするこ
とによって、ビット線ＢＬと導通される。

前記メモリセル段の他端側（メモリセルＭ■）は、メモ
リセル段選択用ＭＩＳＦＥＴＱｓ２を介在させて，ソー
ス線ＳＬに接続されている。このメモリセル段選択用Ｍ
ＩＳＦＥＴＱｓ，は，メモリセル段選択用配線ＣＬ２で
その動作が制御されている。

つまり、メモリセル段選択用配ＢＣＬ２は，ハイレベル
によってメモリセル選択用ＭＩＳＦＥＴＱＳ，をオン状
態にし、ロウレベルによってオフ状態にすることができ
る。

次に、前記縦型構造のＥＥＦＲＯＭの具体的なデバイス
構造を、第１図（第４図のｒ−ｒｌで切った要部断面図
）、第４図（要部平面図）を用いて説明する。

第１図及び第４図に示すように，本実施例の縦型構造の
Ｅ　Ｅ　Ｐ　ＲＯＭのメモリセルＭは，ｐ″型半導体基
板１の主面部に設けられている。また、メモリセルＭは
，ｐ一型半導体基板１の主面部に設けられたｐ型ウェル
領域の主面部に設けても良い。

前記ＥＥＰＲＯＭのメモリセル段の各メモリセルＭ１乃
至Ｍ，は、前述したように，ＦＬＯＴＯＸ構造の電界効
果型トランジスタで構成されている。

このＦＬＯＴＯＸ構造の電界効果型トランジスタは、素
子間分＃ｉ絶縁膜２で周囲を規定された領域内において
、前記Ｐ一型半導体基板（或いはＰ型ウェル領域）の主
面部に設けられている。この素子間分ｉｌｌ絶縁膜２の
下には、図示していないが、ｐ型チャネルストツパ領域
が設けられている。

前記ＦＬＯＴＯＸ構造の電界効果型トランジスタは、Ｐ
一型半導体基板の主面部に設けられた書込み用半導体領
域（ｎ”型半導体領域）４、この書込み用半導体領域の
主面上のトンネル絶縁膜５を介在させて設けられたフロ
ーティングゲート電極６、このフローティングゲート電
極上にゲート絶縁膜７を介在させて設けられたコントロ
ールゲート電極８等を備えている。

前記書込み用半導体領域４が設けられている領域と異な
る領域において、前記素子間分ｉｌ！絶縁膜２で周囲を
規定された領域内の前記ｐ゛型半導体基板１の主面には
、ゲート絶縁膜３が設けられている。このゲート絶縁膜
３は、例えば前記Ｐ一型半導体基板１の主面を熱酸化す
ることにより形成された酸化珪素膜で構成されている。

このゲート絶縁膜３の膜厚は、例えば２０［ｎ耐程度で
ある。

前記トンネル絶縁膜５は、例えば前記書込み用半導体領
域４の主面を酸化することにより形威された酸化珪素膜
で構成されている。このトンネルＩｆ！ｌＩｌ１膜５の
膜厚は、前記ゲート絶縁膜３に比べて薄い膜厚で形成さ
れ、例えば１　０　［ｎｍコ程度である。

前記フローティングゲート電極６は、前記トンネル絶縁
膜５上からゲート絶縁膜ａ上まで延在している。このフ
ローテイングゲート電極６は、電界効果型トランジスタ
のしきい値電圧を変化させる情報となる電荷を蓄積する
電極である。このフローティングゲート電極６は、例え
ば多結晶珪素膜で構或されている。

前記ゲート絶縁膜７は、前記フローテイングゲート電極
６を構或する多結晶珪素膜の表面を熱酸化することによ
り形或された酸化珪素膜で構成されている。

前記コントロールゲート電極８は、制御用ゲート電極で
ある。このコントロールゲート電極８は、前記フローテ
ィングゲート電極６と同様に、例えば多結晶珪素膜で構
成されている。このコントロールゲート電極８は、ワー
ド線ＷＬと一体に構戒されている。

前記フローテイングゲート電極６及びコントロールゲー
ト電極８の側部には、これらに対して自己整合で設けら
れたソース領域とドレイン領域を構或するｎ゜型半導体
領域９が設けられている。

前記書込み用半導体領域４は、前述したように、各メモ
リセルＭ１乃至Ｍ．の夫々の書込み用半導体領域４を，
メモリセルＭ１乃至Ｍ．の配列に対応させて直列に接続
している．この直列に接続された書込み用半導体領域４
の夫々の配列方向と、メモリセルＭ０乃至Ｍ，の夫々の
配列方向とは同一方向で構成され、両者は実質的に平行
に配列されている。直列に接続された書込み用半導体領
域４のうち，メモリセルＭ．に対応した書込み用半導体
領域４は、前記メモリセル段選択用ＭＩＳＦＥＴＱＳエ
を介してそのドレイン領域と接続されている。

また、この書込み用半導体領域４の周囲の端部（ｐｎ接
合部）は、トンネル絶縁膜５下から、このトンネル絶縁
膜５に比べてかなり膜厚が厚い前記素子間分離絶縁膜２
の下に移動させられている。

前記メモリセル段選択用ＭＩＳＦＥＴＱｓ１のドレイン
領域には、ビット，１！１３が層間絶縁膜１０に形威さ
れた接続孔１１を通して接続されている．前記メモリセ
ル段選択用ＭＩＳＦＥＴＱｓ，のソース領域には、ソー
ス線１４が層間絶縁膜１０に形成された接続孔１２を通
して接続されている。

前記メモリセル段選択用ＭＩＳＦＥＴＱｓ，及びＱｓ２
の夫々は、ｐ一型半導体基板１の主面に設けられたゲー
ト絶縁膜ａ、このゲート絶縁膜３上に設けられたゲート
電極８，このゲート電極８に対して自己整合でｐ一型半
導体基板１の主面部に設けられたソース領域とドレイン
領域を構成するｎ゜型半導体領域９等を備えている。前
記メモリセル段選択用ＭＩＳＦＥＴＱｓエ、Ｑｓ，の夫
々のゲート電極８は、前記メモリセル段選択用配線ＣＬ
エ、ＣＬ，の夫々と一体に構戊されている。

前記コントロールゲート電極８及びゲート電極８の上層
には、層間絶縁膜１Ｇが設けられている。

この眉間絶縁膜１０は、例えば堆積した酸化珪素膜で構
成されている。また、前記ビット線１３、ソース線１４
の夫々は、例えばアルミニウム膜またはアルミニウム合
金膜で構成されている。

次に、前記縦型構造のＥＥＰＲＯＭの情報の書込み、消
去、読出し方法の夫々について説明する。

まず、第５図（回路ブロック図）を用いて、各回路？の
接続関係を説明する。なお、メモリセル段は、メモリセ
ルアレイ３５内において行列状に複数配置されるが、動
作説明を簡略化するため、第５図中においては簡略化し
て１段のみを示す。

ワード線ＷＬは，Ｘ方向に延在し、Ｙ方向に複数本配置
されている。これらのワード線ＷＬは、同第５図及び前
記第２図に示すＸデコーダ回路３４に接続されている。

また、メモリセル段選択用ＭＩＳＦＥＴＱｓエ及びＱｓ
２の夫々が接続されているメモリセル段選択用配線ＣＬ
１及びＣＬ２の夫々は、前記ワード線ＷＬと同一方向に
延在し、前記Ｘデコーダ回路３４に接続されている。

前記Ｘデコーダ回路３４には，データ信号配線ＤＬが接
続されている。このデータ信号配ｍＤＬは、ＭＩＳＦＥ
ＴＱ２を介して、Ｄｉｎ回路４１．１／○回路４２の夫
々に順次接続される。

ビット線ＢＬは、Ｙ方向に延在し、図示していないが，
Ｘ方向に複数本配置されている。このビット線ＢＬは、
ＭＩＳＦＥＴＱ■を介してデータ線コントロール回路３
８、または，ＭＩＳＦＥＴＱ１を介してＤｉｎ回ｗＩ４
１．または、ＳＡ回路３９、Ｄｏｕｔ回路４０を介して
Ｉ／Ｏ回路４２の夫々に順次接続される。このデータ線
コントロール回路３８には、消去電圧（例えば１５乃至
２０［Ｖ］）．非選択電圧（消去電圧の１７２の電圧）
、接地電圧（書込み電圧として使用される例えばＯ［Ｖ
］）の夫々が供給されている． ソース線ＳＬは、Ｘ方向に延在し、接地電圧（例えばＯ
［Ｖ］）に接続されている。

前記ＭＩＳＦＥＴＱ，のゲート電極は、アドレス信号配
，ｉｉＡＬｉに接続されている。このアドレス配線ＡＬ
エは、前記第２図に示すＹデコーダ回路３６に接続され
ている。

前記ＭＩ　ＳＦＥＴＱ１のゲート電極はインバータを介
して、前記ＭＩＳＦＥＴＱ２のゲート電極は直接、アド
レス信号配線ＡＬ，に接続されている。このアドレス信
号配線ＡＬ２は、前記第２図に示すＹデコーダ回路３６
に接続されている。

次に，まず、前記ＥＥＰＲＯＭの情報の書込み方法を説
明する．一例として、メモリセルＭ７を選択した場合を
説明する． 前記アドレス信号配線ＡＬ１及びＡＬ２の夫々を、ハイ
レベルにし、ＭＩＳＦＥＴＱ２、Ｑ，の夫々をオン状態
に．ＭＩＳＦＥＴＱ．をオフ状態にする。

ＭＩＳＦＥＴＱ．をオン状態にすることにより、Ｉ／Ｏ
回路４２からＤｉｎ回路４１．データ信号配線ＤＬを介
してデータ信号がＸデコーダ回路３４に入力される。

一方、メモリセルＭ７を含むメモリセル段に接続されて
いるビットＩ！ＸＢＬに、ＭＩＳＦＥＴＱ．を介して、
データ線コントロール回路３８から接地電圧を印加する
。このとき、メモリセルＭ７を含まない非選択状態のメ
モリセル段に接続されているビット，ｉｉＢＬには、Ｍ
ＩＳＦＥＴＱ．を介して、データ線コントロール回路３
８から非選択電圧が印加される。

この状態において、前記データ信号に基づきワード線Ｗ
Ｌ７に書込み電圧（例えば１５乃至２０［Ｖ］）が印加
され、メモリセルＭ７が選択される。

また、同時に、メモリセル段選択用配線ＣＬ１は？イレ
ベルに，メモリセル段選択用配ｊｌＡｃＬ２はロウレベ
ルになる．すなわち、メモリセル段選択用ＭＩＳＦＥＴ
Ｑｓ■はオン状態に、メモリセル段選択用ＭＩＳＦＥＴ
Ｑｓ２はオフ状態になる。前記メモリセル段選択用配線
ＣＬ，には、書込み電圧が印加される。また、選択され
たワード線ＷＬ，以外の非選択のワード線ＷＬ及びメモ
リセル段選択用配線ＣＬ，には、接地電圧が印加される
。

これら一連の回路動作により、ビット線ＢＬからメモリ
セル段選択用ＭＩＳＦＥＴＱｓ，を介して、直列接続さ
れた書込み用半導体領域４に接地電圧が印加されると共
に、メモリセルＭ７を構成する電界効果型トランジスタ
のコントロールゲート電極８には書込み電圧が印加され
、書込み用半導体領域４とフローティングゲート電極６
との間にトンネル電流が流れ、書込み用半導体領域４か
らフローティングゲート電極６へ電子が注入され，メモ
リセルＭ，に“Ｏ”情報が書込まれる。この″０”情報
の書込まれたメモリセルＭ７を構或する電界効果型トラ
ンジスタは、しきい値電圧が負側ヘシフトし、ディプレ
ッション型のしきい値電圧に設定される。

このように、情報の書込み時、メモリセル段の直列に接
続された複数個の電界効果型トランジスタ（メモリセル
Ｍ）のチャネル領域を介さずに、前記直列に接続された
書込み用半導体領域４に書込み電圧（例えばＯ［Ｖ］）
を印加する。この際、前記直列に接続された書込み用半
導体領域４において拡散層抵抗によって書込み用半導体
領域４とフローティングゲート電極６との間の電圧差（
書込み電圧）は小さくなるが、この電圧差の減少は、前
記複数の電界効果型トランジスタのチャネル抵抗による
電圧差の減少と比較して小さい。従って、メモリセル段
の各電界効果型トランジスタの書込み用半導体領域４に
印加される書込み電圧のばらつきは低減され、コントロ
ールゲート電極８と書込み用半導体領域４との間の電圧
差のばらつきを低減することができる。これにより、各
電界効果型トランジスタのフローティングゲート電極６
の情報となる蓄積電荷量のばらつきは低減され、各電界
効果型トランジスタのしきい値電圧のばらつきは低減さ
れる。すなわち、ウインドウ幅のばらつきは低減される
ので、読出された情報のＩＩ　Ｉ　Ｉ＋“０　７＋の判
断を確実に行なうことができ、情報の読出し時の信頼性
を向上することができる。

また、情報の書込み時、メモリセル段の各電界効果型ト
ランジスタのチャネル領域を介さずに書込み用半導体領
域４に直接書込み電界を印加しているので、書込み電圧
の伝達速度を速め、情報の書込み時間を大幅に短縮する
ことができる。

また、選択したメモリセルＭ７が接続されているワード
ｇＷＬ７と同一のワード線ＷＬ，に接続された、非選択
のメモリセル段のビット線ＢＬには、非選択電圧（消去
電圧の１７２の電圧）を印加している６従って、非選択
のメモリセルを構成する電界効果型トランジスタのコン
トロールゲート電極８と書込み用半導体領域４との間の
電圧差は、選択されたメモリセルＭ７のそれと比べて小
さ＜（１／２）なり、フローテイングゲート電極６と書
込み用半導体領域４との間にトンネル電流は実質的に流
れない。つまり、非選択のメモリセルへの情報の誤書込
みは行なわれないので、情報の書込み時の信頼性を向上
することができる。

次に、前記Ｅ　Ｅ　Ｐ　ＲＯＭの情報の消去方法を，同
第５図を用いて説明する。

前記アドレス信号配線ＡＬ１及びＡＬ，の夫々をハイレ
ベルにし、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｚ、Ｑ，の夫
々をオン状態に、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　１をオ
フ状態にする。

ソース線ＳＬには、接地電圧が印加される。このソース
線ＳＬに印加された接地電圧は、メモリセル段選択用Ｍ
ＩＳＦＥＴＱｓ，のソース領域に印加される。ＭＩＳＦ
ＥＴＱ，をオン状態にすることにより、メモリセル段選
択用配１ｉｃＬエはハイレベルに、メモリセル段選択用
配線ＣＬ２はロウレベルになる。すなわち、メモリセル
段選択用ＭＩＳＦＥＴＱｓエはオン状態に、メモリセル
段選択用ＭＩＳＦＥＴＱｓ，はオフ状態になる。この場
合、メモリセル段選択用配線ＣＬエには消去電圧が印加
され、メモリセル段選択用配線ＣＬ，には接地電圧が印
加される。また、同時に、ワード線ＷＬはロウレベルに
なる。このワード＃ＷＬには、接地電圧が印加される。

一方、メモリセル段に接続されているビット線ＢＬに、
ＭＩＳＦＥＴＱ，　を介して、データ線コントロール回
路３８から消去電圧を印加する。メモリセル段毎の消去
の場合、非選択のメモリセル段に接続されているビット
線ＢＬには、ＭＩＳＦＥＴＱ３　を介して、データ線コ
ントロール回路３８から非選択電圧（消去電圧の１／２
の電圧）が印加される。全メモリセル段の消去の場合は
、全ビットＡ！ＢＬに消去電圧が印加される。

これら一連の回路動作により、ビット線ＢＬからメモリ
セル段選択用ＭＩＳＦＥＴＱｓエを介して消去電圧が書
込み用半導体領域４に印加され、メモリセル段の各メモ
リセルＭを構或する電界効果型トランジスタのコントロ
ールゲート電極８には接地電圧が印加されているので、
書込み用半導体領域４とフローティングゲート電極６と
の間にトンネル電流が流れ、フローテイングゲート電ｗ
Ａ６から書込み用半導体領域４へ電子が引抜かれ，こ？
メモリセル段を構成する各メモリセルＭに“１”情報が
書込まれる．つまり、各メモリセルＭの情報は消去され
る。

また、情報の消去の際、メモリセルＭを構或する電界効
果型トランジスタのソース領域とドレイン領域を構成す
るｎ゛型半導体領域９に対して、書込み用半導体領域４
は別の領域に設けられ、かつ、この書込み用半導体領域
４の周囲の端部は前記素子間分離絶縁膜２の下に設けて
いるので、書込み用半導体領域４とｐ“型半導体基板１
とのｐｎ接合部付近のｎ゜型拡散層表面が反転しバンド
間遷移による正孔電流が流れることは低減される６つま
り、バンド間トンネル電流の発生を低減することができ
るので、情報の消去効率を向上することができる。

次に、同第５図を用いて、前記ＥＥＰＲＯＭの情報の読
出し方法を説明する。一例として、メモリセルＭ７から
情報を読出す場合を説明する。

アドレス信号配線ＡＬ■をロウレベルにし、アドレス信
号配線ＡＬ，をロウレベルにする。これ？より、ＭＩＳ
ＦＥＴＱ■の夫々はオン状態に、ＭＩＳＦＥＴＱ２、Ｑ
３の夫々はオフ状態になる。

ＭＩＳＦＥＴＱ３をオフ状態にすることにより、ビット
線ＢＬをデータ線コントロール回路３８から遮断する。

ＭＩＳＦＥＴＱ１をオン状態にすることにより、ビット
線ＢＬは、ＳＡ回路３９、Ｄ　ｏｕｔ回路４０の夫々を
介してＩ／Ｏ回路４２に接続される。

このビット線ＢＬには、電源電圧の１７２の電源（約２
．５Ｖ）が印加される。

メモリセルＭ７が接続されているワード線ＷＬ，をロウ
レベル（選択状態）にすると共に、メモリセル段選択用
配線ＣＬ，、Ｃ　Ｌ．．非選択状態のワード線ＷＬの夫
々をハイレベルにする。この場合、前記ワード線ＷＬ，
には接地電圧（例えばＯ［Ｖ］）が印加され、前記メモ
リセル段選択用配線ＣＬ．、ＣＬ，、非選択状態のワー
ドＡＩｆＷＬの夫々には電源電圧（例えば５［Ｖ］）が
印加される。

ここで、このメモリセルＭ７に“Ｏ　Ｉｔ情報が書込ま
れている場合には、このメモリセルＭ７はデイブレッシ
ョン型であり、ビット４ｆｌＢＬとソース線ＳＬとの間
が導通する．すなわち、ビット線ＢＬの読出し電圧が低
下し、この読出し電圧がＳＡ回路３９で検出され、１１
　０　７ｊ情報として読出される。このメモリセルＭ７
に“１”情報が書込まれている場合には、このメモリセ
ルＭ７はエンハンスメント型であり、ビット線ＢＬとソ
ース線ＳＬとの間は導通しない。すなわち、ビット線Ｂ
Ｌの読出し電圧は保持され、この読出し電圧がＳＡ回路
３９で検出され、′ｌ”情報として読出される。

また、情報の読出し時には，前記メモリセルＭ，以外の
非選択のメモリセルＭのワードＩｉＷＬには、電源電圧
（例えば５［Ｖ］）が印加され、ビットｉ１１１ＢＬに
読出し電圧（例えば２．５［Ｖ］）が印加される。この
ため、この電界効果型トランジスタの書込み用半導体領
域５とフローティングゲート電極６には電源電圧の１７
２　の電圧（約２．５［Ｖ］）が印加され、コントロー
ルゲート電極８と書込み用半導体領域４との間の電圧差
は小さい。これにより，フローティングゲート電極６と
書込み用半導体領域４との間で発生するトンネル電流は
低減され、ソフトライトの発生を低減することができる
。

次に、前記縦型構造のＥＥＰＲＯＭの製造方法を，第６
図乃至第９図（製造工程毎に示す要部断面図）を用いて
簡単に説明する。

まず、〆型半導体基板１の非活性領域の主面を選択的に
酸化し、素子間分離絶縁膜２を形或する。

この素子間分！！絶縁膜２を形或する工程と実質的に同
一の工程で，この素子間分離絶縁膜２の下のｐ一型半導
体基板１の主面部に、図示しないｐ型チャネルストツパ
領域を形成する。

次に、前記素子間分Ｓ絶縁膜２で周囲を規定された領域
内において、前記ｐ゜型半導体基板１の活性領域の主面
を露出する。この後、この露出された〆型半導体基板ｌ
の主面を熱酸化し、２　０　［ｎｍ］程度の膜厚のゲー
トｆ４縁膜３を形或する。

次に、全面にフォトレジストを用いてマスク２０を形成
する．このマスク２０にフォトリソグラフィ技術によっ
て所定のパターンニングを施し、書込み用半導体領域（
４）を形成する領域に開口２！を形或する。

次に、前記マスク２０に形成された開口２１を通して、
前記〆型半導体基板１の主面部にｎ型不純物をイオン打
込みによって導入し、書込み用半導体領域（ｒｉ’型半
導体領域）４を形或する。この後、前記開口２１で周囲
を規定された領域内において、第６図に示すにように，
前記書込み用半導体領域４の主面を露出させる。

次に、前記マスク２０を除去する。この後、熱酸化を行
ない，第７図に示すように，前記露出された書込み用半
導体領域４の主面に、１０［ｎ耐程度薄い膜厚のトンネ
ル絶縁膜５を形成する。

次に、全面に導電膜６、例えば多結晶珪素膜を堆積する
．この後、この堆積した多結晶珪素膜を第８図に示すよ
うに、フォトリソグラフィ技術によってパターンニング
する。この工程では、この導電膜６は、前記メモリセル
Ｍの形威領域にのみ残し、ゲート幅方向のみを規定する
。

次に、熱酸化を行ない、前記導電膜６の表面にゲート絶
縁膜７を形或する。

次に、全面に導電膜８例えば多結晶珪素膜を堆積する。

この後、この堆積した多結晶珪素膜をフォトリソグラフ
ィ技術によってパターンニングする。この工程では、前
記ゲート幅方向のみを規定された導電膜６のゲート長方
向も同時にパターンニングする。従って、この工程によ
って、各メモリセルＭを構成する電界効果型トランジス
タのフローティングゲート電極６とコントロールゲート
電極８（ワード線ＷＬ）．メモリセル段選択用Ｍ工ＳＦ
ＥＴＱｓ１とＱｓ，のゲート電極８（メモリセル段選択
用配線ＣＬ，、Ｃ　Ｌ．）の夫々が形或される。

次に、各メモリセルＭ及びメモリセル段選択用ＭＩＳＦ
ＥＴＱｓエとＱＳｔを形或する領域において、主に前記
コントロールゲート電極８、ゲート電極８の夫々を不純
物導入用のマスクとして、ｎ型不純物を前記プ型半導体
基板工の主面部に導入し、ｎ゜型半導体領域９を形成す
る。

次に、層間絶縁膜ｌＯを全面に形或する。この後、この
層間絶縁膜に開口１１．　１２の夫々を形成する。

次に、全面に導電膜例えばアルミニウム膜またはアルミ
ニウム合金膜を形成する。この後、この導電膜をフォト
リソグラフィ技術によってパターンニングし、ビットｉ
ＢＬ、ソース線ＳＬの夫々を形成する。

次に、全面に表面保護膜を形或することによって，本実
施例の縦型構造のＥ　Ｅ　Ｐ　ＲＯＭは完威する。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は，前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

例えば、本実施例では、前記メモリセルである電界効果
型トランジスタのコントロールゲート電極８を多結晶珪
素膜で構或した例を示したが、例えば高融点金属膜（Ｗ
，Ｔｉ等），高融点シリサイド金属膜（Ｗ　Ｓ　ｉｘ，
ＴｉＳ　．ｉｘ等）の単層膜、多結晶珪素膜と前記高融
点金属膜或いは多結晶珪素膜と前記高融点シリサイド金
属膜との積層膜等で前記コントロールゲート電極８を構
成することも可能である。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る 縦型構造のＥＥＰＲＯＭを有する半導体集積回路装置に
おいて、情報の読出し時の信頼性を向上することができ
る。

また，前記縦型構造のＥＥＰＲＯＭを有する半導体集積
回路装置において、情報の書込み時の動作速度の高速化
を図ることができる。

また，前記縦型構造のＥＥＰＲＯＭを有する半導体集積
回路装置において，情報の書込み、消去の効率を向上す
ることができる。

また、前記縦型構造のＥＥＦＲＯＭを有する半導体集積
回路装置において，情報の書込み時の信頼性を向上する
ことができる。

【図面の簡単な説明】

第１図は、本発明の一実施例である縦型構造のＥ　Ｅ　
Ｐ　ＲＯＭのメモリセルの要部断面図、第２図は，前記
縦型構造のＥ　Ｅ　Ｐ　ＲＯＭの概略ブロック図、 第３図は、前記縦型構造のＥＥＰＲＯＭのメモリセルの
等価回路図， 第４図は、前記縦型構造のＥＥＰＲＯＭのメモリセルの
要部平面図、 第５図は，前記縦型構造のＥＥＰＲＯＭの回路ブロック
図、 第６図乃至第９図は，前記縦型構造のＥＥＰＲＯＭのメ
モリセルを製造工程毎に示す要部断面図である． 図中、１・・・ｐ一型半導体基板、２・・・素子間分離
絶縁膜、ａ・・・ゲート絶縁膜、４・・・書込み用半導
体領域、５・・・トンネル絶縁膜、６・・・フローティ
ングゲート電極、７・・・ゲート絶縁膜、８・・・コン
トロールゲート電極、９・・・ｎ゜型半導体領域、１１
．１２・・・接続孔、１３・・・ビット線、１４・・・
ソース線である。

Claims (1)

1. 【特許請求の範囲】 １、ドレイン領域と一体に構成された書込み用半導体領
   域上にトンネル絶縁膜を介してフローティングゲート電
   極を設けた電界効果型トランジスタでメモリセルを構成
   し、該メモリセルを複数個直列に接続した縦型構造のＥ
   ＥＰＲＯＭを有する半導体集積回路装置において、前記
   直列に接続された複数個の電界効果型トランジスタの夫
   々の書込み用半導体領域を、夫々の電界効果型トランジ
   スタのソース領域及びドレイン領域と別の領域に、前記
   メモリセルの直列接続順序に対応させて直列に接続し、
   該直列に接続された書込み用半導体領域のうち、前記直
   列に接続された初段のメモリセルの書込み用半導体領域
   とそのドレイン領域とを接続したことを特徴とする縦型
   構造のＥＥＰＲＯＭを有する半導体集積回路装置。 ２、前記書込み用半導体領域の端部を、前記トンネル絶
   縁膜に比べて厚い素子間分離絶縁膜の下に設けたことを
   特徴とする請求項１に記載の半導体集積回路装置。 ３、情報書込み時、前記複数のメモリセルのうち、非選
   択のメモリセルのワード線と書込み用半導体領域との間
   に印加される非書込み電圧は、選択されたメモリセルの
   ワード線と書込み用半導体領域との間に印加される書込
   み電圧の約２分の１の電圧であることを特徴とする請求
   項１又は請求項２に記載の半導体集積回路装置。