JPH0310556U - - Google Patents

Info

Publication number
JPH0310556U
JPH0310556U JP7133289U JP7133289U JPH0310556U JP H0310556 U JPH0310556 U JP H0310556U JP 7133289 U JP7133289 U JP 7133289U JP 7133289 U JP7133289 U JP 7133289U JP H0310556 U JPH0310556 U JP H0310556U
Authority
JP
Japan
Prior art keywords
region
conductivity type
guard ring
impurity region
parallel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7133289U
Other languages
English (en)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to JP7133289U priority Critical patent/JPH0310556U/ja
Publication of JPH0310556U publication Critical patent/JPH0310556U/ja
Pending legal-status Critical Current

Links

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【図面の簡単な説明】
第１図と第２図は本考案を説明する為の断面図
、第３図は従来例を説明する為の断面図である。

Claims (1)

  1. 【実用新案登録請求の範囲】 (1) 第１導電型半導体基体をドレインとし、該
    半導体基体の一部に第２導電型不純物領域を形成
    し、この第２導電型不純物領域表面の一部に第１
    導電型不純物領域を設けてソースとし、ソース・
    ドレイン間の第２導電型表面領域をチヤンネル部
    としてこの上に絶縁膜を介してゲート電極を設け
    たＭＯＳＦＥＴセルを多数並列接続し、前記セル
    を並設した素子形成領域の周囲を複数本の第２導
    電型のガードリング領域で囲んだ縦型ＭＯＳＦＥ
    Ｔにおいて、 前記素子形成領域は周囲より掘り下げた平坦面
    とし、該平坦面の周囲は緩やかなテーパー面とし
    、前記ガードリング領域を互いの拡散深さが同じ
    になるように前記テーパー面の表面に形成したこ
    とを特徴とする縦型ＭＯＳＦＥＴ。 (2) 前記第２導電型拡散領域の一部と前記ガー
    ドリング領域とが同一工程で形成された拡散領域
    であることを特徴とする請求項第１項に記載の縦
    型ＭＯＳＦＥＴ。
JP7133289U 1989-06-19 1989-06-19 Pending JPH0310556U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7133289U JPH0310556U (ja) 1989-06-19 1989-06-19

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7133289U JPH0310556U (ja) 1989-06-19 1989-06-19

Publications (1)

Publication Number Publication Date
JPH0310556U true JPH0310556U (ja) 1991-01-31

Family

ID=31608263

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7133289U Pending JPH0310556U (ja) 1989-06-19 1989-06-19

Country Status (1)

Country Link
JP (1) JPH0310556U (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183350A (ja) * 1998-12-09 2000-06-30 Stmicroelectronics Srl 高電圧半導体デバイス用集積エッジ構造の製造方法及び該集積エッジ構造
JP2009187994A (ja) * 2008-02-04 2009-08-20 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2011029393A (ja) * 2009-07-24 2011-02-10 Sanken Electric Co Ltd 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183350A (ja) * 1998-12-09 2000-06-30 Stmicroelectronics Srl 高電圧半導体デバイス用集積エッジ構造の製造方法及び該集積エッジ構造
JP4597293B2 (ja) * 1998-12-09 2010-12-15 エスティーマイクロエレクトロニクス エス．アール．エル． 高電圧半導体デバイス用集積エッジ構造の製造方法及び該集積エッジ構造
JP2009187994A (ja) * 2008-02-04 2009-08-20 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2011029393A (ja) * 2009-07-24 2011-02-10 Sanken Electric Co Ltd 半導体装置

Similar Documents

Publication Publication Date Title
JPS61253U (ja) 自己整列ゲートｃｍｏｓ装置
KR860003658A (ko) 반도체 기억장치의 제조방법
JPS62196360U (ja)
KR910010731A (ko) 반도체장치 및 그 제조방법
JPH0310556U (ja)
JPH02140863U (ja)
JPS63177566A (ja) 電界効果トランジスタ
US5595918A (en) Process for manufacture of P channel MOS-gated device
JPS6313352B2 (ja)
JPH0671087B2 (ja) 縦型電界効果トランジスタ
JPH0342124U (ja)
JPH0371327U (ja)
JPH0388358U (ja)
JPS6197860U (ja)
JPH05326540A (ja) バイポーラトランジスタ及びその製造方法
JPH02136340U (ja)
JPS6338343U (ja)
JPS61288467A (ja) 半導体装置及びその製造方法
JPH05198803A (ja) 二重拡散型電界効果半導体装置
JPS6361152U (ja)
JPS6343456U (ja)
JPS6431469A (en) Field effect transistor
JPS6113956U (ja) 集積回路に組込まれるツエナ−ダイオ−ド
JPS6480078A (en) Vertical field-effect transistor
JPH0345661U (ja)