JPH0310306A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH0310306A JPH0310306A JP1146035A JP14603589A JPH0310306A JP H0310306 A JPH0310306 A JP H0310306A JP 1146035 A JP1146035 A JP 1146035A JP 14603589 A JP14603589 A JP 14603589A JP H0310306 A JPH0310306 A JP H0310306A
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- clock
- instruction
- function blocks
- control signals
- operated
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- 238000001514 detection method Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 claims 2
- 239000000872 buffer Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 10
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Dram (AREA)
- Power Sources (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、クロック同期型マイクロプロセッサに関す
る。
る。
第７図は従来のクロック同期型マイクロプロセッサのク
ロック供給系の構成を示すブロック図である。図におい
て７はインバータであり、これに入力されたクロックＣ
Ｉ、３を、これとインバータ８．】８ｂ・・・８１とに
よりハ・ノファリングして遅延させ、動作クロックＣＬ
３ａ、ＣＬ３ｂ・・・Ｃ１，３１を生成し、それを演算
部、記憶部等の各機能ブロック１３ａ、 １３ｂ・・・
１３ｉに供給する。
ロック供給系の構成を示すブロック図である。図におい
て７はインバータであり、これに入力されたクロックＣ
Ｉ、３を、これとインバータ８．】８ｂ・・・８１とに
よりハ・ノファリングして遅延させ、動作クロックＣＬ
３ａ、ＣＬ３ｂ・・・Ｃ１，３１を生成し、それを演算
部、記憶部等の各機能ブロック１３ａ、 １３ｂ・・・
１３ｉに供給する。
（発明が解決しようとする課題〕
従来の同期型マイクロプロセッサにおいては、全ての機
能ブロックに対して実行ステージでの動作の有無に拘ら
ず常に動作クロックは供給されていた。従って実行ステ
ージで動作を行う必要のない機能ブロックに対しても動
作クロックが供給され、その結果、動作を行う必要のな
い機能ブ１コックが動作し、余分に電力を消費するとい
う問題がある。
能ブロックに対して実行ステージでの動作の有無に拘ら
ず常に動作クロックは供給されていた。従って実行ステ
ージで動作を行う必要のない機能ブロックに対しても動
作クロックが供給され、その結果、動作を行う必要のな
い機能ブ１コックが動作し、余分に電力を消費するとい
う問題がある。
この発明は上記のような問題点を解決するためになされ
たものであり、命令デコード時に、実行ステージで動作
する機能ブコソクを検出し、動作しない機能ブロックに
対して動作クロックを供給しないことにより電源消費量
を低減するマイクロプロセッサを提供することを目的と
する。
たものであり、命令デコード時に、実行ステージで動作
する機能ブコソクを検出し、動作しない機能ブロックに
対して動作クロックを供給しないことにより電源消費量
を低減するマイクロプロセッサを提供することを目的と
する。
この発明に係るマイクロプロセ、すは命令をデコードす
るとき、動作ブロック検出手段によりその命令の実行時
に動作する機能ブロックを検出し、命令を実行するとき
に、検出された機能ブロックにクロック信号を供給する
ようにしたものである。
るとき、動作ブロック検出手段によりその命令の実行時
に動作する機能ブロックを検出し、命令を実行するとき
に、検出された機能ブロックにクロック信号を供給する
ようにしたものである。
この発明においては、命令デコート時に実行ステージで
動作する機能ブロックが検出され、検出された機能ブロ
ックにだけクロック信号が供給され、実行ステージで動
作する必要のない検出されなかった機能ブロックに対し
てはクロック信号が供給されず、無駄な電力を消費しな
い。
動作する機能ブロックが検出され、検出された機能ブロ
ックにだけクロック信号が供給され、実行ステージで動
作する必要のない検出されなかった機能ブロックに対し
てはクロック信号が供給されず、無駄な電力を消費しな
い。
〔実施例〕
以下、この発明をその実施例を示す図面に基づいて説明
する。
する。
第１図はこの発明に係るマイクロプロセッサのクロック
供給系の構成を示すブロック図である。
供給系の構成を示すブロック図である。
図において１はプログラムカウンタであり、該プログラ
ムカウンタ１の計数値は命令メモリ２に与えられる。命
令メモリ２にはこのマイクロプロセッサで実行される命
令が格納されており、命令レジスタ４に与えられる第１
のクロックＣＬＩ のタイミングでプログラムカウンタ
ｌの計数値により示される命令Ｎが命令メモリ２から命
令レジスタ４に取り込まれる。取り込まれた命令Ｎは命
令デコーダ６に与えられ、第１のりＵツクＣ１，１と非
重複である第２のクロックＣＩ、２のタイミングでデコ
ドされて第１の制御信号Ｃ３ａ、Ｃ５ｂ・・・Ｃ５ｉが
生成される。第１の制御信号Ｃ５ａ、Ｃ５ｂ・・・Ｃ５
ｉ ば後述する各機能ブロック１３ａ、 １３ｂ・・・
１３１が命令Ｎの実行ステージにおいて動作するか否か
を示し、対応する機能ブロック１３ａ、 １３ｈ・・・
毎に第１の制御信号Ｃ３ａＣ３ｂ・・・が生成される。
ムカウンタ１の計数値は命令メモリ２に与えられる。命
令メモリ２にはこのマイクロプロセッサで実行される命
令が格納されており、命令レジスタ４に与えられる第１
のクロックＣＬＩ のタイミングでプログラムカウンタ
ｌの計数値により示される命令Ｎが命令メモリ２から命
令レジスタ４に取り込まれる。取り込まれた命令Ｎは命
令デコーダ６に与えられ、第１のりＵツクＣ１，１と非
重複である第２のクロックＣＩ、２のタイミングでデコ
ドされて第１の制御信号Ｃ３ａ、Ｃ５ｂ・・・Ｃ５ｉが
生成される。第１の制御信号Ｃ５ａ、Ｃ５ｂ・・・Ｃ５
ｉ ば後述する各機能ブロック１３ａ、 １３ｂ・・・
１３１が命令Ｎの実行ステージにおいて動作するか否か
を示し、対応する機能ブロック１３ａ、 １３ｈ・・・
毎に第１の制御信号Ｃ３ａＣ３ｂ・・・が生成される。
そして第１の制御信号Ｃ３ａＣ３ｂ・・ば対応する機能
ブロック１３ａ、 １３ｈ・・が動作を行う場合は“Ｌ
″、動作を行わない場合は“１１゛。
ブロック１３ａ、 １３ｈ・・が動作を行う場合は“Ｌ
″、動作を行わない場合は“１１゛。
の信号となり、第１の制御信号Ｃ５ａ 、 Ｃ３ｂ・・
・ＧＪ第１の制御回路１０ａ、 １０ｂ・・・１０ｉ
に各別に与えられる。
・ＧＪ第１の制御回路１０ａ、 １０ｂ・・・１０ｉ
に各別に与えられる。
また第１の制御回路１０ａ、１０ｂ・・・には第２のク
ロックＣＩ、２と非重複である第３のクロックＣＬ３が
ハソファ９を介して与えられる。第２図は第１の制御回
路の一例を示す回路図であり、機能ブロック１３ａに対
応するものを示し、他の機能ブロック１３ｂ・・・１３
ｉ に対応するものは全く同一であるので、図示を省略
する。第１の制御信号Ｃ３ａはインバータ３０ａを介し
てＡＮＤゲート３１ａの一端に与えられ、その他端には
第３のクロックＣＬ３が与えられる。
ロックＣＩ、２と非重複である第３のクロックＣＬ３が
ハソファ９を介して与えられる。第２図は第１の制御回
路の一例を示す回路図であり、機能ブロック１３ａに対
応するものを示し、他の機能ブロック１３ｂ・・・１３
ｉ に対応するものは全く同一であるので、図示を省略
する。第１の制御信号Ｃ３ａはインバータ３０ａを介し
てＡＮＤゲート３１ａの一端に与えられ、その他端には
第３のクロックＣＬ３が与えられる。
第１の制御回路１０ａ、 １０ｂ・・・でば入力される
第１の制御信号Ｃ５ａ、Ｃ５ｂ・・・が’ Ｈ”のとき
はこれがインバータ３０ａ 、 ３０ｂ・・・にて反転
されて′［、°”となり、ＡＮＤゲート３１ａ、３１ｂ
−・・の出力信号ＣＬ３ａ、ＣＬ３ｂ −ＣＬ３ｉは
第３のクロックＣＩ、３に拘らず°゛Ｌ″となる。
第１の制御信号Ｃ５ａ、Ｃ５ｂ・・・が’ Ｈ”のとき
はこれがインバータ３０ａ 、 ３０ｂ・・・にて反転
されて′［、°”となり、ＡＮＤゲート３１ａ、３１ｂ
−・・の出力信号ＣＬ３ａ、ＣＬ３ｂ −ＣＬ３ｉは
第３のクロックＣＩ、３に拘らず°゛Ｌ″となる。
方策１の制御信号Ｃ５ａ、Ｃ５ｂ・・・が“Ｌ”のとき
はインバータ３１ａ、３１ｂ・・・にて反転され°“Ｉ
ゼ°となり、ＡＮＤゲー１３１ａ、３１ｂ −・・の出
力信号ＣＬ３ａ、ＣＬ３ｂ −ば第３のクロックＣＬ３
がそのまま出力される。
はインバータ３１ａ、３１ｂ・・・にて反転され°“Ｉ
ゼ°となり、ＡＮＤゲー１３１ａ、３１ｂ −・・の出
力信号ＣＬ３ａ、ＣＬ３ｂ −ば第３のクロックＣＬ３
がそのまま出力される。
出力信号ＣＬ３ａ、ＣＬ３ｂ −ＣＬ３ｉはバッフｙ
Ｉｌａ、 ｌｌｈ・・ｌｌｉを介して演算部、記憶部等
の機能ブロック１３ａ、１３ｂ・・・１３ｉ にその動
作り１コツクとして与えられる。機能ブロック１．３ａ
、１３ｂ・・・１３ｉ はそこに第３のクロックＣ１，
３が与えられたときに与えられた命令Ｎの実行動作を行
い、第３のクシドックＣ１，３が人力されないときは命
令Ｎの実行において動作を停止する。
Ｉｌａ、 ｌｌｈ・・ｌｌｉを介して演算部、記憶部等
の機能ブロック１３ａ、１３ｂ・・・１３ｉ にその動
作り１コツクとして与えられる。機能ブロック１．３ａ
、１３ｂ・・・１３ｉ はそこに第３のクロックＣ１，
３が与えられたときに与えられた命令Ｎの実行動作を行
い、第３のクシドックＣ１，３が人力されないときは命
令Ｎの実行において動作を停止する。
次にこのように構成されたごの発明の“マイク１：Ｊプ
ロセソザの動作について説明する。第３図はこの発明の
マイクロプロセッサの動作を示すタイミング図である。
ロセソザの動作について説明する。第３図はこの発明の
マイクロプロセッサの動作を示すタイミング図である。
プログラムカウンタ１の旧数値により示されるアドレス
の命令Ｎ、Ｎ＋１ ・・・が命令メモリ２から読出され
ると、それが第１のクロックＣＬＩの立上りエツジで命
令レジスタ４に取込まれる。命令レジスタ４に取込まれ
た命令Ｎ、Ｎ＋１ ・・・は命令デニｌ−ダ６に与えら
れ、第２のクロックＣＩ、２の立」二りエツジでデコー
ドされ第１の制御信号Ｃ３ａ、 Ｃ５ｂを生成する。こ
こでは機能ブロック１３ａは命令Ｎ、 Ｎ＋２Ｎ→３の
実行時に動作せず、機能ブロック１３ｂ Ｌ；を命令Ｎ
−］、Ｎ、 Ｎ＋３． Ｎ＋１の実行時に動作しない。
の命令Ｎ、Ｎ＋１ ・・・が命令メモリ２から読出され
ると、それが第１のクロックＣＬＩの立上りエツジで命
令レジスタ４に取込まれる。命令レジスタ４に取込まれ
た命令Ｎ、Ｎ＋１ ・・・は命令デニｌ−ダ６に与えら
れ、第２のクロックＣＩ、２の立」二りエツジでデコー
ドされ第１の制御信号Ｃ３ａ、 Ｃ５ｂを生成する。こ
こでは機能ブロック１３ａは命令Ｎ、 Ｎ＋２Ｎ→３の
実行時に動作せず、機能ブロック１３ｂ Ｌ；を命令Ｎ
−］、Ｎ、 Ｎ＋３． Ｎ＋１の実行時に動作しない。
従って生成された機能ブロック１３ａに対応する第１の
制御信号Ｃ３ａは命令Ｎ、 Ｎ＋２． Ｎ＋３のデコー
ト時に” Ｈ” となり、その他の命令のときは“Ｉ−
” となる。また機能ブロック１３ｂに対応する第１の
制御信号ｃｓｂは命令Ｎ−１，Ｎ、 Ｎ＋３． Ｎ４４
のデコード時にＩピとなり、その他の命令のとき°’Ｌ
″′となる。
制御信号Ｃ３ａは命令Ｎ、 Ｎ＋２． Ｎ＋３のデコー
ト時に” Ｈ” となり、その他の命令のときは“Ｉ−
” となる。また機能ブロック１３ｂに対応する第１の
制御信号ｃｓｂは命令Ｎ−１，Ｎ、 Ｎ＋３． Ｎ４４
のデコード時にＩピとなり、その他の命令のとき°’Ｌ
″′となる。
そして第１の制御信号Ｃ３ａ、Ｃ５ｂが第１の制御回路
１０ａ、］Ｏｂに与えられ、それと第３のクロックＣＩ
、３とにより動作クロックＣＩ、３ａ、ＣＩ、３１）が
生成される。
１０ａ、］Ｏｂに与えられ、それと第３のクロックＣＩ
、３とにより動作クロックＣＩ、３ａ、ＣＩ、３１）が
生成される。
動作クロックＣＬ３ａ 、 ＣＬ３ｂは第３図（ｈ）、
同＋ｉ１に破線で示す如く命令Ｎ−１，Ｎ・・・実行時
に機能ブロック１３ａ１３ｈが動作しないときは第３の
クロックＣＩ、３が出力されず“Ｉブのままとなる。
同＋ｉ１に破線で示す如く命令Ｎ−１，Ｎ・・・実行時
に機能ブロック１３ａ１３ｈが動作しないときは第３の
クロックＣＩ、３が出力されず“Ｉブのままとなる。
従って機能ブロック１３ａ、 １３ｂは第３図（ｊ）、
同（ｋｌにハツチングを示すアイドル状態となり、動作
しないので無駄に電力を消費しない。
同（ｋｌにハツチングを示すアイドル状態となり、動作
しないので無駄に電力を消費しない。
次に第１の制御回路１０ａ、Ｊｏｂ・・・の他の実施例
について説明する。第４図は第１の制御回路の回路図で
あり、この実施例では第１の制御１１回路１０ａをΔＮ
Ｄゲー１□３２ａで構成する。また第１の制御信号ＣＳ
ａ、Ｃ５ｂ・・・はそれが”ＩＩ″”のとき、それに対
応する機能ブロックが命令Ｎ実行時に動作するものとす
る。従って第１の制御信号Ｃ５ａ、Ｃ３ｂが“Ｉ−”の
ときは第１の制御回路１０ａ、ｌＯｂ・・・が第３のク
ロ・２りＣｌ３の状態に拘らず“Ｉ−”となり、機能プ
ロ・７り１３ａ、 １３ｂ・・・は動作せずアイドル状
態となる。
について説明する。第４図は第１の制御回路の回路図で
あり、この実施例では第１の制御１１回路１０ａをΔＮ
Ｄゲー１□３２ａで構成する。また第１の制御信号ＣＳ
ａ、Ｃ５ｂ・・・はそれが”ＩＩ″”のとき、それに対
応する機能ブロックが命令Ｎ実行時に動作するものとす
る。従って第１の制御信号Ｃ５ａ、Ｃ３ｂが“Ｉ−”の
ときは第１の制御回路１０ａ、ｌＯｂ・・・が第３のク
ロ・２りＣｌ３の状態に拘らず“Ｉ−”となり、機能プ
ロ・７り１３ａ、 １３ｂ・・・は動作せずアイドル状
態となる。
以」三機能ブロックが１相のクロックで動作する場合に
ついて説明した。次に機能ブロックが２相のクロックで
動作するさらに他の実施例について説明する。
ついて説明した。次に機能ブロックが２相のクロックで
動作するさらに他の実施例について説明する。
第５図はさらに他の実施例のマイク【１ブＩコセノサの
クロック供給系の構成を示ずブＩコック図である。なお
第１図と重複する部分の説明は省略する。
クロック供給系の構成を示ずブＩコック図である。なお
第１図と重複する部分の説明は省略する。
図において１５はレジスタであ・す、第４のりじ１ツク
Ｃ１４４のタイミングで第１の制御信号Ｃ５ａ、Ｃ５ｂ
・・・Ｃ５ｉを取込み第２の制御信”３ｃＴ ａ ＋
ＣＴ ｂ・・・ＣＴｉを出力する。ごこで第４のクロッ
ク番才第２のクロックｃ１，２とは非重複である。従っ
て第１の制御信号Ｃ３ａ 、 Ｃ３ｂ・・・と第２の制
御信号ＣＴａ、ＣＴｂ・・とは変化タイミングが異なっ
ているだりである。第２の制御信号ＣＴａＣＴｂ −Ｃ
Ｔｉ は第１の制御信号Ｃ５ａ、Ｃ３ｂ −Ｃ３ｉ と
同様に機能ブロック１３ａ、１３ｂ・・・１３ｉ の命
令Ｎの実行ステージにおける動作状況を示し、対応する
機能ブロックが’ Ｌ ”の場合は動作を行うことを示
し、１１ ”の場合は動作を行わないことを示している
。
Ｃ１４４のタイミングで第１の制御信号Ｃ５ａ、Ｃ５ｂ
・・・Ｃ５ｉを取込み第２の制御信”３ｃＴ ａ ＋
ＣＴ ｂ・・・ＣＴｉを出力する。ごこで第４のクロッ
ク番才第２のクロックｃ１，２とは非重複である。従っ
て第１の制御信号Ｃ３ａ 、 Ｃ３ｂ・・・と第２の制
御信号ＣＴａ、ＣＴｂ・・とは変化タイミングが異なっ
ているだりである。第２の制御信号ＣＴａＣＴｂ −Ｃ
Ｔｉ は第１の制御信号Ｃ５ａ、Ｃ３ｂ −Ｃ３ｉ と
同様に機能ブロック１３ａ、１３ｂ・・・１３ｉ の命
令Ｎの実行ステージにおける動作状況を示し、対応する
機能ブロックが’ Ｌ ”の場合は動作を行うことを示
し、１１ ”の場合は動作を行わないことを示している
。
出力された第２の制御信号ＣＴａ、ＣＴｂ・・・ＣＴｉ
は第２の制御回路１９ａ、 １９ｂ・・・１９１ に
与えられる。第２の制御回路１９ａ、１９ｂ ＝４９ｉ
は機能ブロック１３ａ、１３ｂ・・・１３ｉ に対応
して設番」られており、そこには第５のクロックＣＩ、
５がハソファ１８を介して与えられている。第５のクロ
ックＣＩ、５は第３のクロックＣＩ、３及び第４のクロ
ックＣＩ、４と非重複であり、第３のクロックＣＩ、３
と第５のクロックＣＬ５とは機能ブロック１３ａ、 １
３ｂ・・・の基クロックとなっている。第２の制御回路
からの出力信号である動作クロックＣＩ、５ａ ＣＬ５
ｂ −ＣＬ５ｉはハソファ２０ａ、２０ｂ ＝−２０ｉ
を介して機能ブロック１３ａ、１３ｂ・・・１３ｉ
に与えられる。第２の制御回路は第１の制御回路と同様
に第２図又は第４図に示す如くの構造となっている。
は第２の制御回路１９ａ、 １９ｂ・・・１９１ に
与えられる。第２の制御回路１９ａ、１９ｂ ＝４９ｉ
は機能ブロック１３ａ、１３ｂ・・・１３ｉ に対応
して設番」られており、そこには第５のクロックＣＩ、
５がハソファ１８を介して与えられている。第５のクロ
ックＣＩ、５は第３のクロックＣＩ、３及び第４のクロ
ックＣＩ、４と非重複であり、第３のクロックＣＩ、３
と第５のクロックＣＬ５とは機能ブロック１３ａ、 １
３ｂ・・・の基クロックとなっている。第２の制御回路
からの出力信号である動作クロックＣＩ、５ａ ＣＬ５
ｂ −ＣＬ５ｉはハソファ２０ａ、２０ｂ ＝−２０ｉ
を介して機能ブロック１３ａ、１３ｂ・・・１３ｉ
に与えられる。第２の制御回路は第１の制御回路と同様
に第２図又は第４図に示す如くの構造となっている。
第１及び第２の制御回路１０ａ、］Ｏｂ−及び１９ａ、
１９ｂ・・・が第２図に示す構造の場合、第１及び第２
の制御信号Ｃ５ａ、Ｃ３ｂ−及びＣＴａ、ＣＴｂが’
Ｉ−”のとき、機能ブロック１３ａ、 １３ｂ・・・は
命令Ｎの実行■、＋７に動作し、逆のときは動作しない
。また第１及び第２の制御回路１０ａ、１０ｂ・・・及
び１９ａ、 １９ｂ・・・が第４図に示す構造の場合、
第１及び第２の制御信号Ｃ３ａ、Ｃ５ｂ・・・及びＣＴ
ａ、ＣＴｂ・・・が“Ｈ’”のとき動作し、逆のとき動
作しない。
１９ｂ・・・が第２図に示す構造の場合、第１及び第２
の制御信号Ｃ５ａ、Ｃ３ｂ−及びＣＴａ、ＣＴｂが’
Ｉ−”のとき、機能ブロック１３ａ、 １３ｂ・・・は
命令Ｎの実行■、＋７に動作し、逆のときは動作しない
。また第１及び第２の制御回路１０ａ、１０ｂ・・・及
び１９ａ、 １９ｂ・・・が第４図に示す構造の場合、
第１及び第２の制御信号Ｃ３ａ、Ｃ５ｂ・・・及びＣＴ
ａ、ＣＴｂ・・・が“Ｈ’”のとき動作し、逆のとき動
作しない。
次にこのように構成されたマイクロプロセノ４Ｊの動作
について説明する。第６図はこのマイクロプロセッサの
動作を示すタイミング図である。ここでは第１及び第２
の制御回路１０ａ、１０ｂ・・・及び１９ａ１９ｂ・・
・は第２図に示す回路とする。
について説明する。第６図はこのマイクロプロセッサの
動作を示すタイミング図である。ここでは第１及び第２
の制御回路１０ａ、１０ｂ・・・及び１９ａ１９ｂ・・
・は第２図に示す回路とする。
プログラムカウンタｌの計数値により示されるアドレス
の命令Ｎ、Ｎ＋］ ・・・が命令メモリ２から読出され
ると、それが第１のクロックＣＬＩの立」二りエツジで
命令レジスタ４に取込まれる。命令レジスタ４に取込ま
れた命令Ｎ、 Ｎ＋１ ・・・は命令デコダ６に与えら
れ、第２のクロックＣＩ、２の立」二り工ソジでデコー
ｌ゛され第１の制御信号Ｃ３ａ、Ｃ３ｂを生成する。こ
こでは機能ブロック１３ａは命令Ｎ、Ｎ＋２、 Ｎ＋３
の実行時に動作せず、機能ブロック１３ｂは命令Ｎ−１
，Ｎ、 Ｎ＋３． Ｎ＋４の実行時に動作しない。従っ
て生成された機能プロ・ツク１３ａに対応する第１の制
御信号Ｃ５ａは命令Ｎ、 Ｎ＋２． Ｎ＋３のデコード
時に’ Ｈ”となり、その他の命令のときは“Ｌ”とな
る。また機能ブロック１３ｂに対応する第１の制御信号
ｃｓｂは命令Ｎ−１，Ｎ、 Ｎ＋３． Ｎ＋４のデコー
ド時にＩｌ″となり、その他の命令のとき“Ｌ” とな
る。そして第１の制御信号Ｃ５ａ、Ｃ３ｂが第１の制御
口１１０ａ、ｌＯｂに与えられ、それと第３のクロック
Ｃ１，３とにより動作り（コックＣＬ３ａ、ＣＬ３ｂが
生成される。動作クロ′ツクＣＬ３ａ 、 ＣＬ３ｂは
第６図（ｈ八 同（１１１こ破線で示す如く命令Ｌｌ、
Ｎ・・・実行時に機能ブロック１３ａ、 ＋３ｂが動作
しないときは第３のクロックＣＩ、３が出力されず“Ｌ
”のままとなる。
の命令Ｎ、Ｎ＋］ ・・・が命令メモリ２から読出され
ると、それが第１のクロックＣＬＩの立」二りエツジで
命令レジスタ４に取込まれる。命令レジスタ４に取込ま
れた命令Ｎ、 Ｎ＋１ ・・・は命令デコダ６に与えら
れ、第２のクロックＣＩ、２の立」二り工ソジでデコー
ｌ゛され第１の制御信号Ｃ３ａ、Ｃ３ｂを生成する。こ
こでは機能ブロック１３ａは命令Ｎ、Ｎ＋２、 Ｎ＋３
の実行時に動作せず、機能ブロック１３ｂは命令Ｎ−１
，Ｎ、 Ｎ＋３． Ｎ＋４の実行時に動作しない。従っ
て生成された機能プロ・ツク１３ａに対応する第１の制
御信号Ｃ５ａは命令Ｎ、 Ｎ＋２． Ｎ＋３のデコード
時に’ Ｈ”となり、その他の命令のときは“Ｌ”とな
る。また機能ブロック１３ｂに対応する第１の制御信号
ｃｓｂは命令Ｎ−１，Ｎ、 Ｎ＋３． Ｎ＋４のデコー
ド時にＩｌ″となり、その他の命令のとき“Ｌ” とな
る。そして第１の制御信号Ｃ５ａ、Ｃ３ｂが第１の制御
口１１０ａ、ｌＯｂに与えられ、それと第３のクロック
Ｃ１，３とにより動作り（コックＣＬ３ａ、ＣＬ３ｂが
生成される。動作クロ′ツクＣＬ３ａ 、 ＣＬ３ｂは
第６図（ｈ八 同（１１１こ破線で示す如く命令Ｌｌ、
Ｎ・・・実行時に機能ブロック１３ａ、 ＋３ｂが動作
しないときは第３のクロックＣＩ、３が出力されず“Ｌ
”のままとなる。
また第１の制御信号Ｃ５ａ、Ｃ５ｂは第４のクロックＣ
Ｌ、Ｉの立上りエツジでレジスタ１５に取込まれ、第２
の制御信号ＣＴａ、ＣＴｂとして出力される。機能ブロ
ック］、３ａに対応する第２の制御信号ＣＴａは第１の
制御信号ＣＳａと同様に命令Ｎ、 ＃＋２． Ｎ＋３の
取込み時に“′Ｈ″′となり、その他の命令のときは“
Ｉ７°゛となる。また第２の制御信号ＣＴｂは命令Ｎ−
１，ＮＮ（，３，Ｎ＋４の取込み時に“１１″となり、
その他の命令のとき“Ｌ” となる。そして出力された
第２の制御信号ＣＴａ、 ＣＴｂが第２の制御回路］９
ａ、 １９ｂに与えられ、それと第５のクロックＣＬ５
とにより動作クロックＣＬ５ａ、ＣＬ５ｂが生成される
。動作クロックＣＬ５ａ、ＣＬ５ｂは第６図（ｎ）８
同（０）ニ破線で示す如く、命令Ｎ−ＬＮ・・・実行時
に機能ブロック１３ａ、１３ｂが動作しないとき番よ、
第５のクロックＣＬ５が出力されずＬ″のままとなる。
Ｌ、Ｉの立上りエツジでレジスタ１５に取込まれ、第２
の制御信号ＣＴａ、ＣＴｂとして出力される。機能ブロ
ック］、３ａに対応する第２の制御信号ＣＴａは第１の
制御信号ＣＳａと同様に命令Ｎ、 ＃＋２． Ｎ＋３の
取込み時に“′Ｈ″′となり、その他の命令のときは“
Ｉ７°゛となる。また第２の制御信号ＣＴｂは命令Ｎ−
１，ＮＮ（，３，Ｎ＋４の取込み時に“１１″となり、
その他の命令のとき“Ｌ” となる。そして出力された
第２の制御信号ＣＴａ、 ＣＴｂが第２の制御回路］９
ａ、 １９ｂに与えられ、それと第５のクロックＣＬ５
とにより動作クロックＣＬ５ａ、ＣＬ５ｂが生成される
。動作クロックＣＬ５ａ、ＣＬ５ｂは第６図（ｎ）８
同（０）ニ破線で示す如く、命令Ｎ−ＬＮ・・・実行時
に機能ブロック１３ａ、１３ｂが動作しないとき番よ、
第５のクロックＣＬ５が出力されずＬ″のままとなる。
従って機能ブロック１３ａ、 １３ｂは第６図（ｐ）１
間（ｑｌにハンチングで示すアイＩＳル状態となり動
作しないので前述の実施例と同様に無駄に電力を消費し
ない。
間（ｑｌにハンチングで示すアイＩＳル状態となり動
作しないので前述の実施例と同様に無駄に電力を消費し
ない。
なお以上の実施例ではクロック同期型のマイクロプロセ
ッサの機能ブロックが１相のクロック及び２相のクロッ
クで動作する場合を例に説明したが、３相以上のクロッ
クで動作する場合にもこの発明が適用できることは言う
までもない。
ッサの機能ブロックが１相のクロック及び２相のクロッ
クで動作する場合を例に説明したが、３相以上のクロッ
クで動作する場合にもこの発明が適用できることは言う
までもない。
またクロック信号のドライ八としてバッファを１段用い
たが、バッファ複数段又は他のゲートを用いてもよいこ
とは言うまでもない。
たが、バッファ複数段又は他のゲートを用いてもよいこ
とは言うまでもない。
以上説明したとおり、この発明においては命令のデコー
ド時に、前記命令の実行ステージにおいて演算部及び記
憶部等の各機能ブロックが動作を行うか否かを検出し、
動作を行う機能ブロックに対してのみ後の実行ステージ
にクロックを供給し、動作を行わない機能ブロックに対
しては後の実行ステージにクロックの供給を停止するよ
うにする。
ド時に、前記命令の実行ステージにおいて演算部及び記
憶部等の各機能ブロックが動作を行うか否かを検出し、
動作を行う機能ブロックに対してのみ後の実行ステージ
にクロックを供給し、動作を行わない機能ブロックに対
しては後の実行ステージにクロックの供給を停止するよ
うにする。
従って、実行ステージにおいて必要不可欠な機能ブロッ
クのみ動作させ、不必要な機能ブロックの動作を行わな
いようにし、不必要な機能ブロックの動作による無駄な
消費電力を低減できるという効果がある。
クのみ動作させ、不必要な機能ブロックの動作を行わな
いようにし、不必要な機能ブロックの動作による無駄な
消費電力を低減できるという効果がある。
第１図はこの発明の一実施例によるマイクロブ２
０センサのクロック供給系のブロック図、第２図グ図、
第５図はこの発明の他の実施例におけるマイクロプロセ
ッサのクロック供給系のブロック図、第６図は第５図に
おけるタイミング図、第７図は従来のマイクロプロセン
サのクロック供給系のブロック図である。 １０ａ、ｌＯｂ ・・・１０ｉ ・・・第１の制御卸
回路１３ａ、１３ｂ ・・・１３ｔ ・・・機能クロ
ック１９ａ、１９ｂ ・・・１９４ ・・・第２の制
御卸回路Ｃ５ａ、Ｃ５ｂ ・・・Ｃ５ｉ ・・・第】
の制御信号ＣＬ３ａ、ＣＬ３ｂ ・・・ＣＬ３ｉ−動
作り１コックＣＴａ、ＣＴｂ ・・・ＣＴｊ・・・第
２の制御信号ＣＬ５ａ、ＣＬ５ｂ ・−・ＣＬ５ｉ−
動作クロックなお、図中、同一符号は同一、又は相当部
分を示す。
第５図はこの発明の他の実施例におけるマイクロプロセ
ッサのクロック供給系のブロック図、第６図は第５図に
おけるタイミング図、第７図は従来のマイクロプロセン
サのクロック供給系のブロック図である。 １０ａ、ｌＯｂ ・・・１０ｉ ・・・第１の制御卸
回路１３ａ、１３ｂ ・・・１３ｔ ・・・機能クロ
ック１９ａ、１９ｂ ・・・１９４ ・・・第２の制
御卸回路Ｃ５ａ、Ｃ５ｂ ・・・Ｃ５ｉ ・・・第】
の制御信号ＣＬ３ａ、ＣＬ３ｂ ・・・ＣＬ３ｉ−動
作り１コックＣＴａ、ＣＴｂ ・・・ＣＴｊ・・・第
２の制御信号ＣＬ５ａ、ＣＬ５ｂ ・−・ＣＬ５ｉ−
動作クロックなお、図中、同一符号は同一、又は相当部
分を示す。
Claims (1)
- （１）クロック信号で動作を制御される複数の機能ブロ
ックを有し、命令をデコードして実行するパイプライン
処理にて命令を処理するマイクロプロセッサにおいて、 命令をデコードするとき、その命令実行時に動作する機
能ブロックを検出する動作ブロック検出手段と、 命令を実行するとき、検出された機能ブロックに前記ク
ロック信号を供給するクロック供給手段と を備えることを特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146035A JPH0310306A (ja) | 1989-06-07 | 1989-06-07 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146035A JPH0310306A (ja) | 1989-06-07 | 1989-06-07 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0310306A true JPH0310306A (ja) | 1991-01-17 |
Family
ID=15398637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1146035A Pending JPH0310306A (ja) | 1989-06-07 | 1989-06-07 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0310306A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0519889A (ja) * | 1991-07-10 | 1993-01-29 | Matsushita Electric Ind Co Ltd | スタンバイ装置 |
| JPH06332563A (ja) * | 1993-05-13 | 1994-12-02 | Internatl Business Mach Corp <Ibm> | 電子回路の電力消費の低減回路及び方法 |
| JPH0744265A (ja) * | 1993-08-03 | 1995-02-14 | Nec Corp | パイプライン処理回路 |
| US5790877A (en) * | 1995-07-06 | 1998-08-04 | Hitachi, Ltd. | Method for controlling a processor for power-saving in a computer for executing a program, compiler medium and processor system |
| US6195753B1 (en) | 1997-06-09 | 2001-02-27 | Nec Corporation | Information processing apparatus with reduced power consumption |
| US7082543B2 (en) | 1992-03-31 | 2006-07-25 | Seiko Epson Corporation | Selective power-down for high performance CPU/system |
| JP2008123410A (ja) * | 2006-11-15 | 2008-05-29 | Yamaha Corp | デジタル信号処理装置 |
| US7882380B2 (en) | 2006-04-20 | 2011-02-01 | Nvidia Corporation | Work based clock management for display sub-system |
| US7937606B1 (en) | 2006-05-18 | 2011-05-03 | Nvidia Corporation | Shadow unit for shadowing circuit status |
-
1989
- 1989-06-07 JP JP1146035A patent/JPH0310306A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0519889A (ja) * | 1991-07-10 | 1993-01-29 | Matsushita Electric Ind Co Ltd | スタンバイ装置 |
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| US8117468B2 (en) | 1992-03-31 | 2012-02-14 | Chong Ming Lin | Selective power-down for high performance CPU/system |
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| JP2008123410A (ja) * | 2006-11-15 | 2008-05-29 | Yamaha Corp | デジタル信号処理装置 |
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