JPH04273529A - 並列演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、並列演算回路に係り、
詳しくは、画像処理等の分野に用いて好適な、数値演算
処理を高速に処理する並列演算回路に関する。

【０００２】近年、例えば、画像処理や各種シミュレー
ション等においては、数値演算処理を高速に行うための
並列演算回路が数多く開発されている。これは、例えば
、複数の演算器を同一チップに集積し、各演算器によっ
て演算を実行させるものであり、これらの各演算器が同
時に並列演算を行えば、非常に高速な演算が可能である
。

【０００３】しかし、各演算器を同時に動作させるため
は、複数の演算器に対して同時に演算命令、及び演算パ
ラメータである入力データを供給しなくてはならない。 そこで、複数の演算器に対して同時に演算命令、及び入
力データを供給することが必要となる。

【０００４】

【従来の技術】従来のこの種の並列演算回路としては、
例えば、図６に示すような構成のものがある。

【０００５】この並列演算回路は、大別して、命令レジ
スタＣＲ、データレジスタＤＲ、デコーダＤＣ、及び３
個の演算器ＥＸ−１，２，３から構成されている。命令
レジスタＣＲは、外部から入力される所定の演算命令を
一時保持して格納するものであり、データレジスタＤＲ
は、所定の演算命令に基づいて演算を行う際のパラメー
タとなるデータを一時保持して格納するものである。

【０００６】デコーダＤＣは、命令レジスタＣＲに格納
された演算命令をデコードし、各演算器ＥＸ−１，２，
３に出力するものである。なお、演算器ＥＸ−１，２，
３は３個のパイプラインで動作する。

【０００７】以上の構成において、命令レジスタＣＲに
格納された演算命令がデコーダＤＣによって１度に１個
だけデコードされる場合、演算の実行は、通常、図７，
８に示すような順序で行われる。なお、演算実行には３
クロックのタイミングを要するものとする。

【０００８】すなわち、デコーダＤＣによって命令レジ
スタＣＲから１クロックサイクル毎に１個の演算命令■
〜■が順次読み出され、そのデコード結果が各演算器Ｅ
Ｘ−１，２，３に供給される。そして、演算器ＥＸ−１
で演算命令■，■が処理された後、演算器ＥＸ−２で演
算命令■，■が処理され、以下、演算器ＥＸ−３で演算
命令■，■、演算器ＥＸ−１で演算命令■、演算器ＥＸ
−３で演算命令■が処理される。

【０００９】ちなみに、この場合、８個の演算命令■〜
■の全てを実行するのに１０クロックサイクルを要して
いる。

【００１０】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の並列演算回路にあっては、デコーダＤＣによ
って１クロックサイクル毎に１個の演算命令■〜■が命
令レジスタＣＲから順次読み出され、そのデコード結果
を各演算器ＥＸ−１，２，３に供給するという構成とな
っていたため、複数の演算器ＥＸ−１，２，３に同時に
演算命令のデコード結果を供給できず、３個の演算器Ｅ
Ｘ−１，２，３によって３個のパイプライン処理が可能
となるように構成されているにもかかわらず、パイプラ
インが有効に動作せず、演算器ＥＸ−１，２，３の空き
状態が多くなってしまうという問題点があった。

【００１１】パイプラインが有効に動作しないというこ
とは、例えば、図９，１０に示すように、演算命令■の
出力結果に基づいて演算命令■が実行される場合、すな
わち、演算器ＥＸ−２による演算命令■の出力データの
アドレスが演算器ＥＸ−２による演算命令■の入力デー
タのアドレスと一致する場合に、さらに顕著であり、こ
の場合、演算器ＥＸ−２の出力結果が得られるまでパイ
プライン処理が停止しているため、８個の演算命令■〜
■の全てを実行するのに１２クロックサイクルを要する
こととなり、さらに演算器ＥＸ−１，２，３の空き状態
が多くなり、演算速度が低下している。

【００１２】［目的］そこで本発明は、パイプライン処
理をなす複数の演算器に対して演算命令をそれぞれ同時
に供給する並列演算回路を提供することを目的としてい
る。

【００１３】

【課題を解決するための手段】本発明による並列演算回
路は上記目的達成のため、所定の演算命令を格納する複
数の命令レジスタＣＲ１，２，３　と、該命令レジスタ
ＣＲ１，２，３　に格納された演算命令による演算に必
要なデータを格納するデータレジスタＤＲと、該命令レ
ジスタＣＲ１，２，３　に格納された演算命令をデコー
ドする複数のデコーダＤＣ１，２，３　と、該デコーダ
ＤＣ１，２，３　のデコード結果に基づいて所定の演算
を行う複数の演算器ＥＸ−１，２，３と、該命令レジス
タＥＸ−１，２，３に格納する所定の演算命令を読み込
み、該演算命令を前記複数の各命令レジスタＣＲ１，２
，３　に同時に供給する命令再構成手段１とを備えてい
る。

【００１４】また、前記デコーダＤＣ１，２，３　のク
ロックをＣＬＯＣＫ１、前記演算器ＥＸ−１，２，３の
数をＮ、該演算器ＥＸ−１，２，３のクロックをＣＬＯ
ＣＫ２とした場合、ＣＬＯＣＫ１をＮ×ＣＬＯＣＫ２と
することが好ましく、前記命令レジスタＣＲ１，２，３
　がオーバーフローした場合、該命令レジスタＣＲ１，
２，３　に対応するデコーダＤＣ１，２，３　のデコー
ド結果を無効化し、該デコーダＤＣ１，２，３　は該命
令レジスタＣＲ１，２，３　が空き状態となるまでをデ
コードを停止することは有効である。

【００１５】

【作用】本発明では、命令再構成手段により所定の演算
命令が格納される複数の命令レジスタに対して演算命令
が同時に供給される。

【００１６】すなわち、複数の各演算器によって効率よ
くパイプライン動作がなされ、演算速度の向上が図られ
る。

【００１７】

【実施例】以下、本発明を図面に基づいて説明する。図
１〜５は本発明に係る並列演算回路の一実施例を示す図
であり、図１は本実施例の全体構成を示すブロック図で
ある。

【００１８】まず、構成を説明する。なお、図１におい
て、図６に示した従来例に付された番号と同一番号は同
一部分を示す。

【００１９】本実施例の並列演算回路は、大別して、命
令レジスタＣＲ１，２，３　、データレジスタＤＲ、デ
コーダＤＣ１，２，３　、演算器ＥＸ−１，２，３、命
令再構成手段であるディペンデンシィコントローラ（ｄ
ｅｐｅｎｄｅｎｃｙ　ｃｏｎｔｌｅｒ）１から構成され
ており、命令レジスタＣＲ１，２，３　、デコーダＤＣ
１，２，３　は共に演算器ＥＸ−１，２，３に対応して
それぞれ３個で構成されている。

【００２０】ディペンデンシィコントローラ１は、演算
命令間のリソース（ｒｅｓｏｕｒｃｅ）とオペランド（
ｏｐｅｒａｎｄ　）との依存性を調べ、依存性がない場
合はそのまま処理を実行し、依存性がある場合はｎｏｐ
（ノーオペレーション）命令を出力して処理の中断をす
るものであり、詳しくは、外部から演算命令が入力され
た場合、演算命令を１つずつデコードし、先に読み込ん
だ演算命令の出力データと現在読み込んだ演算命令の入
力データとのアドレスが一致するかどうかを調べ、一致
する場合だけｎｏｐ命令を出力するものである。

【００２１】次に作用を説明する。演算器ＥＸ−１，２
，３での演算処理は、図２，３に示すように、まず、外
部から入力される演算命令がディペンデンシィコントロ
ーラ１によって各命令レジスタＣＲ１，２，３　毎に振
り分けられ、命令レジスタＣＲ１，２，３　に格納され
ている演算命令がデコーダＤＣ１，２，３　によってデ
コードされ、デコード結果が各演算器ＥＸ−１，２，３
に同時に出力される。

【００２２】デコーダＤＣ１，２，３　によって命令レ
ジスタＣＲ１，２，３　から１クロックサイクル毎に１
個の演算命令■，■，■がそれぞれ読み出され、そのデ
コード結果が各演算器ＥＸ−１，２，３にそれぞれ供給
される。そして、演算器ＥＸ−１では演算命令■，■，
■が順次処理され、演算器ＥＸ−２では演算命令■，■
、演算器ＥＸ−３では演算命令■，■，■が処理される
。

【００２３】ちなみに、この場合、６クロックサイクル
で８個の演算命令■〜■の全てが実行される。次に、図
９，１０の従来例と同様に、演算命令■の出力結果に基
づいて演算命令■が実行される場合について本実施例を
適用すると、この場合、演算命令■と■との間でディペ
ンデンシィが発生しているため、すなわち、演算命令■
の出力結果が演算命令■の入力となるため、演算命令■
の実行が終了しなければ、演算命令■が実行されない。 このような場合、図４，５に示すように、ディペンデン
シィコントローラ１から命令レジスタＣＲ２　にｎｏｐ
命令が発行され、演算器ＥＸ−２によって演算命令■が
終了するまで演算器ＥＸ−２は演算が中断される。この
場合においても、演算器ＥＸ１，３　では演算処理がな
されているため、８個の演算命令■〜■の全てが実行さ
れるまで、７クロックサイクルしかかからない。

【００２４】したがって、従来例ではそれぞれ１０、及
び１２クロックサイクル必要であった演算時間が本実施
例ではそれぞれ６，７クロックサイクルに短縮される。 ここで、ディペンデンシィコントローラ１が演算器ＥＸ
−１，２，３のクロックの３倍のクロックで動作する場
合、ディペンデンシィコントローラ１は１クロックサイ
クルで３個の演算命令をデコードできることになる。す
なわち、１個目の命令デコードの際には、合計９個のア
ドレス比較が必要となり、２個目には１２個、３個目の
デコードでは１５のアドレス比較が必要となる。

【００２５】アドレス比較を行った結果、依存性が発生
する場合には、命令レジスタＣＲ１，２，３　にｎｏｐ
命令が発行されるが、依存性の発生する演算命令が連続
する場合、命令レジスタＣＲ１，２，３　がオーバーフ
ローする場合が考えられる。このような場合には、その
実行サイクルでのデコード結果を無効化し、命令レジス
タＣＲ１，２，３　が空くまでデコードを待つような制
御信号が、ディペンデンシィコントローラ１から命令レ
ジスタＣＲ１，２，３　、及びデコーダＤＣ１，２，３
　に出力される。

【００２６】これによって、演算命令のオーバーフロー
が防止される。このように本実施例では、ディペンデン
シィコントローラ１によって所定の演算命令を格納する
複数の命令レジスタＣＲ１，２，３　に対して演算命令
を同時に供給でき、複数の各演算器ＥＸ−１，２，３に
よって効率よくパイプライン動作できる。

【００２７】したがって、複数の演算器ＥＸ−１，２，
３で同時に演算が実行でき、演算速度の向上を図ること
ができる。なお、上記実施例は３個の演算器を有する並
列演算回路を例に採り説明しているが、これに限らず、
必要とする並列演算に応じて演算器の数を設定可能であ
ることはいうまでもない。

【００２８】

【発明の効果】本発明では、命令再構成手段によって所
定の演算命令を格納する複数の命令レジスタに対して演
算命令を同時に供給でき、複数の各演算器によって効率
よくパイプライン動作できる。

【００２９】したがって、複数の演算器で同時に演算が
実行でき、演算速度の向上を図ることができる。

【図面の簡単な説明】

【図１】本発明一実施例の全体構成を示すブロック図で
ある。

【図２】本発明一実施例の動作例を示す図である。

【図３】本発明一実施例の演算命令の実行例を示す図で
ある。

【図４】本発明一実施例の他の動作例を示す図である。

【図５】本発明一実施例の演算命令の他の実行例を示す
図である。

【図６】従来例の全体構成を示すブロック図である。

【図７】従来例の動作例を示す図である。

【図８】従来例の演算命令の実行例を示す図である。

【図９】従来例の他の動作例を示す図である。

【図１０】従来例の演算命令の他の実行例を示す図であ
る。

【符号の説明】

１　　　　ディペンデンシィコントローラ（命令再構成
手段） ＣＲ１，２，３　　　　　命令レジスタＤＣ１，２，３
　　　　　デコーダ ＤＲ　　　　データレジスタ ＥＸ−１，２，３　　　　演算器

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　所定の演算命令を格納する複数の命令
   レジスタと、該命令レジスタに格納された演算命令によ
   る演算に必要なデータを格納するデータレジスタと、該
   命令レジスタに格納された演算命令をデコードする複数
   のデコーダと、該デコーダのデコード結果に基づいて所
   定の演算を行う複数の演算器と、該命令レジスタに格納
   する所定の演算命令を読み込み、該演算命令を前記複数
   の各命令レジスタに同時に供給する命令再構成手段と、
   を備えることを特徴とする並列演算回路。
2. 【請求項２】　　前記デコーダのクロックをＣＬＯＣＫ
   １、前記演算器の数をＮ、該演算器のクロックをＣＬＯ
   ＣＫ２とした場合、ＣＬＯＣＫ１はＮ×ＣＬＯＣＫ２で
   あることを特徴とする請求項１の並列演算回路。
3. 【請求項３】　　前記命令レジスタがオーバーフローし
   た場合、該命令レジスタに対応するデコーダのデコード
   結果を無効化し、該デコーダは該命令レジスタが空き状
   態となるまでをデコードを停止することを特徴とする請
   求項１、または２の並列演算装置。