JPS6255738A - プログラムカウンタトレ−ス機構をもつデ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、プログラムのデバッグに有用なプログラムカ
ウンタトレース機構をもつデータ処理装置に関する。

〔発明の背景〕

プログラムのデバッグの際、障害に至るプログラムの実
行の履歴を知ることは有効である。

そのため、データ処理装置の中には、プログラムカウン
タの値を、遂次、メモリに′４積し、障害度以上のトレ
ース情報が必要であり、大きいメモリ容盪が要求される
ため、ハードウェア量の増大を招く、このため、分岐命
令や割込みなどのプログラムの流れを変える場合にのみ
、プログラムカウンタの値を蓄積する方式がある。この
種の方式に関連するものには特開昭６０−２０２５１号
公報がある。

一方、処理のスループットを向上させるために、命令の
先取りが行なわれている。命令の先取りが行なわれると
、命令フェッチのメモリアクセスと命令実行に時間的な
差ができるばかりでなく、アクセスされた命令がそれ以
前の分岐命令により実行されない可能性がある。

その結果、従来のようなメモリアクセスによるプログラ
ムカウンタのトレースでは、正確な命令実行状態を把握
することができないという問題がある。

〔発明の目的〕

本発明の目的は、命令データをその命令実行サイクルよ
り先行してフェッチ、デコードを行なうデータ処理装置
において、正確な分岐元アドレスを蓄積するプログラム
カウンタトレース機構をもつデータ処理装置を提供する
ことにある。

〔発明の概要〕

本発明の要点は、条件分岐命令１分岐命令９割込処理を
行なうマイクロプログラムによってセットさ、れるフラ
グを設けることにある。このフラグがセットされている
時に、フログラムカウンタの内容をトレースメモリに書
込む。

〔范明の実施例〕 第２図に本発明のデータ処理装置の全体構成を示す。本
データ処理装置は、命令を読出し解読する命令フェッチ
・デコード部１０と、命令毎の制御情報を記憶し、演算
部３０に対し制御情報２０５を与える演算制御部２０と
、演算を実行する演算部３ｏと、命令やデータを記憶す
るメモリ４０と、メモリバス２００，２０１，２０１と
、メモリへのアクセスを行なうメモリインターフェース
部９０、クラック生成部とから構成されている。メモリ
インターフェース部は、命令のアドレスを格納するプロ
グラムカウンタ５０と、メモリへのアクセスアドレスを
格納するメモリアドレスレジスタ６０と、プログラムカ
ウンタの出力５００°をトレースするＰＣトレーサ７０
と、プログラム力　・ウンタの出力５０１をインクリメ
ントする加算器５２と、演算部３０から与えられるジャ
ンプ先アドレス５０４と、加算器５２の出力５０３とを
選定するセレクタ５１と、Ｕ算部３０から与えられるオ
ペランドアドレス２０６と、プログラムカウンタ５０の
出力５０２とを選択するセレクタ６１と、クロック生成
部８０とから構成されている６第３図は演算制御部２０
の構成を示している。

演算制御部２０は、制御記憶２１と、マイクロ命令レジ
スタ２１と、制御記憶アドレスレジスタ２３と、制御記
憶アドレスをインクリメン１−する加算器２４と、加算
器２４の出力１２４と命令フまず、その命令のマイクロ
プログラムの先頭アドレスを命令フェッチデコード部１
０から受取り、以後は、順次、そのアドレスをインクリ
メントしながら制御記憶２１から、制御情報１２１を読
み出す。制御情報１２１のうち、−ビットは、ＥＮＤ信
号１０１に割付けられ、−ビットはＪＭＰ信号１０２に
割付られている。ＥＮＤ信号は、命令の最終サイクルで
あることを意味している。ＪＭＰ信号は、分岐命令であ
ることを意味している。第２図に示す様に、ＪＭＰ信号
１０２はセレクタ５１に接続されており、本信号がオン
の時は、ジャンプ先アドレス５０４が選択され、その内
容がプログラムカウンタ５０にセットされる。

第１図はＰＣトレーサ７０の構成を示している。

ＰＣ）−レーザ７０は、ジャンプフラグ７１と、トレー
スアドレスカウンタ７２と、メモリ７３とから構成され
ている。

ジャンプフラグ７１は、ＪＭＰ信号とＥＮＤ信号が同時
にオンしている場合にセットされ、次のＥＮＤ信号によ
ってクリアされる。トレースアドレスカウンタ７２は、
アップタウンカウンタであり、ＪＭＰ信号とＥＮＤ信号
がオンのとき、あるいは、ジャンプフラグとＥＮＤ信号
がオンのとき−６−Ｒゲート７６がオンになるためカウ
ントアツプされ、ＴＲＣＲＤ信号１０３がオンのときカ
ウントダウンする。これらの動作は、ＡＮＤゲート７７
．７８によりクロック８００に同期して行なわれる。

メモリ７３は、プログラムカウンタ５０の出力５００が
入力に接続され、ＷＥ入力１７６がオンのとき入力が書
込まれる。ＷＥ入力１７６は。

ＪＭＰ信号とＥＮＤ信号がオンのときと、ジャンプフラ
グとＥＮＤ信号がオンのとき、オンとなる。

すなわち、ＪＭＰ信号とＥＮＤ信号がオンのときのプロ
グラムカウンタの内容、つまり、ジャンプした先のアド
レスとがメモリに書込まれる。このメモリ７３の読出し
は、演算部３０の内部レジスタとして扱われ、メモリ７
３の出カフ００は、演算部３０に接続されている。演算
部３０から与えられるＴＲＣＲＤ信号１０３により、順
次、カウントダウンしながら、カウンタ７２のアドレス
出力１７２をデクリメントし、メモリの内容を出力する
。

第４図は、プログラムの例を示している。１００番地の
命令は、アキュムレータＡＣの内容を１０番地の内容と
比較し、その結果をフラグに反映する。１０４番地の命
令は、もし、サイクツラグが１、すなわち、負なら２０
０番地にジャンプし、０ならば次の命令を実行する条件
分岐命令である。

レータＡＣに格納する命令である。

第５図、第６図は、第４図のプログラムにおける１０４
番地の命令と、２ｏＯ番地の命令のマイクロプログラム
の動作を表わすフローチャートである。

ラグの判定を行なっており、サインフラグが０、つまり
、正ならば３０２のステップに進み、１であれば、つま
り、負ならば３０３のステップに進む。３０２のステッ
プではプログラムカウンタの内容をインクリメントし、
ＥＮＤ信号のみをオンする。この時、ジャンプフラグ７
１がオフならばメモリ７３への書込み動作はない。３０
４のステップでは、プログラムカウンタ５０へ２ｏＯを
セットし、ＥＮＤ信号、ＪＭＰ信号をオンする。この時
、メモリ７３のＷＥ入力１７６はオンとなり、プログラ
ムカウンタの値１０４がメモリ７３に書込まれる。

もし、アキュームタＡＣの内容が、１０番地の内容より
も小さい場合、サインフラグは１となり１０４番地の条
件分岐命令により、２０Ｃ１地の命令が実行される。

第６図は、２００番地のＭ　ＯＶ命令のマイクロプログ
ラムのフローチャー１〜である。本マイクロプログラム
は−ステップのみであり、３０４のスル′−タＡＣに転
送され、ＥＮＤ信号のみがオンされる。この時、一つ前
の命令すなわち１０４ｉ地の命令により、ジャンプフラ
グがセットされているので、メモリ７３のＷＥ信号１７
６はオンとなり、この時のプログラムカウンタ５０の値
ｒ２００Ｊがメモリ７３に書込まれる。

第７図は、１０４番地と２００番地の命令を実行した時
の本ＰＣトレーサ７０内の信号のタイムチャートを表わ
したものである。

１０４番地のＢＭＩ命令の最終サイクルにおいて第１図
のＥＮＤ信号１０１とＪＭＰ信号１０２がオンとなるの
で、ＡＮＤゲート７４の出力１７４の出力１７４がオン
となるので、Ａ　Ｎ　Ｄゲート７４の出力１７４がオン
となるので、ＥＶ信号１７６がオンとなる。また、この
とき、ジャンプフラグプリップフロップ７１のＪ入力１
７４がオンになっているので次のクロック８００の桁上
りでジャンプフラグ１７１がオンとなる。

次の２００番地のＭＯＶ命令の最終サイクルでは、ＥＮ
Ｄ信号１０１のみがオンとなる。このとき、ジャンプフ
ラグ出力１７１はオンとなっているので、ＡＮＤゲート
７５の出力１７５がオンとなり、ＷＥ信号１７６はオン
となり、この時のプログラムカウンタ５０の（直ｒ２０
０Ｊがメモリ７３に書込まれる。

メモリ７３のアドレスを生成するカウンタ７２は、ＷＥ
信号１７６がオンのときの次のクロック８００の立上り
でカウントアツプされる。カウンタ７２の初期値がｎで
あるとすれば、プログラムカウンタの値１０４は本メモ
リ７３のｎ番地にセットされ、プログラムカウンタの値
ｒ２００Ｊはｎ＋１番地にセットされる。

〔発明の効果〕

本発明によれば、命令データの先行フェッチ、デコード
を行っているデータ処理装置において。

実際の命令実行に則したプログラムカウンタの分岐元ア
ドレスをトレースでき、プログラムのデパックを効率よ
く行なうことができる。

【図面の簡単な説明】

第１図は本発明の一実施例のプログラムカウンタトレー
サの構成図、第２図は本発明の実施例のデータ処理装置
の全体構成図、第３図は演算制御部の構成図、第４図は
プログラム例を示す図、第５図、第６図はマイクロプロ
グラムのフローチャート、第７図はトレース動作のタイ
ムチャートである。 １０・・・命令フェッチ・デコード部、２０・・・演算
制御部、３０・・・演算部、４０・・・メモリ、５０・
・・プログラムカウンタ、６０・・・メモリアドレスレ
ジスタ、７０・・・プログラムカウンタトレーサ、７１
・・・ジャンプフラグ、７２・・・トレースアドレスカ
ウンタ、め５囚

Claims (1)

1. 【特許請求の範囲】 １、分岐元アドレス、分岐先アドレスを記憶するプログ
   ラムカウンタトレース機構をもつたデータ処理装置にお
   いて、 命令サイクルの最終サイクルであることを表わす信号と
   、分岐を実行する際にオンとなる分岐信号との発生手段
   と、前記最終サイクル信号と前記分岐信号がオンのとき
   セットされ、前記最終サイクルがオンで、かつ、前記分
   岐信号がオフのときクリアされるフリップフロップと、
   前記プログラムカウンタトレース機構は、前記分岐信号
   がオン、あるいは、前記フリップフロップがセットのと
   きに前記プログラムカウンタの内容を記憶することを特
   徴とするプログラムカウンタトレース機構をもつデータ
   処理装置。