JPH0293841A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPH0293841A JPH0293841A JP24642688A JP24642688A JPH0293841A JP H0293841 A JPH0293841 A JP H0293841A JP 24642688 A JP24642688 A JP 24642688A JP 24642688 A JP24642688 A JP 24642688A JP H0293841 A JPH0293841 A JP H0293841A
- Authority
- JP
- Japan
- Prior art keywords
- slot
- memory
- signal
- daughter
- slots
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 64
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、メモリボードに実装されるドタメモリを制
御するメモリ制御方式に関する。
御するメモリ制御方式に関する。
（従来の技術）
メモリの増設用としてドータボード（増設メモリ）型式
のメモリボードが使用されている。すなわち、第３図に
示すように、メモリボード１は、ドータメモリが搭載さ
れたドータボードの入るスロット６．７、・・・からそ
れぞれ供給されるＩＤ（識別信号）と、メモリバス２か
ら受けるアクセスアドレスから、ボードセレクトコント
ローラ３がどのスロット６．７、・・・内のドータメモ
リへのアクセスかを判断し、この判断結果に応じて対応
するドータメモリへセレクト信号（ＳＥＬＬ、２）を出
力している。
のメモリボードが使用されている。すなわち、第３図に
示すように、メモリボード１は、ドータメモリが搭載さ
れたドータボードの入るスロット６．７、・・・からそ
れぞれ供給されるＩＤ（識別信号）と、メモリバス２か
ら受けるアクセスアドレスから、ボードセレクトコント
ローラ３がどのスロット６．７、・・・内のドータメモ
リへのアクセスかを判断し、この判断結果に応じて対応
するドータメモリへセレクト信号（ＳＥＬＬ、２）を出
力している。
このセレクト信号により、ドータメモリへのコントロー
ル信号ＲＡＳ、ＣＡＳなどをコントロルしている。
ル信号ＲＡＳ、ＣＡＳなどをコントロルしている。
ところが、このようなものでは、ドータメモリの種類が
一種類であれば比較的簡単なロジックで実現できるが、
ドータメモリの種類（種々のメモリ容量）が増えたり、
スロット類が増大した場合、これをハードウェアで実現
するのは困難であるという欠点がある。
一種類であれば比較的簡単なロジックで実現できるが、
ドータメモリの種類（種々のメモリ容量）が増えたり、
スロット類が増大した場合、これをハードウェアで実現
するのは困難であるという欠点がある。
したがって、多種の増設メモリを同一のハードウェアで
扱うことができるものが要望されている。
扱うことができるものが要望されている。
（発明が解決しようとする課題）
上記のように、多種の増設メモリを同一のハードウェア
で扱うことができるものが要望されており、多種の増設
メモリを同一のハードウェアで汲うことができ、あらゆ
るメモリ構成に対して柔軟に対応できるメモリ制御方式
を提供することを目的とする。
で扱うことができるものが要望されており、多種の増設
メモリを同一のハードウェアで汲うことができ、あらゆ
るメモリ構成に対して柔軟に対応できるメモリ制御方式
を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
この発明のメモリ制御方式は、記憶容量の異なるドータ
メモリが挿入され、その挿入されるドータメモリの識別
信号を出力する複数のスロット、これらのスロットから
の識別信号により上記スロットに挿入されているドータ
メモリの記憶容量を判断し、この判断結果に応じて各ス
ロットごとのスロットアクセスデータを作成する処理手
段、この処理手段により作成された各スロットごとのス
ロットアクセスデータをそれぞれ保持する複数の保持手
段、これらの保持手段の保持内容とアドレス信号とを比
較し、上記各スロットの１つに対するスロット選択信号
を出力する出力手段、およびこの出力手段からのスロッ
ト選択信号により、対応するスロットに挿入されるドー
タメモリへ制御信号を出力する手段から構成されている
。
メモリが挿入され、その挿入されるドータメモリの識別
信号を出力する複数のスロット、これらのスロットから
の識別信号により上記スロットに挿入されているドータ
メモリの記憶容量を判断し、この判断結果に応じて各ス
ロットごとのスロットアクセスデータを作成する処理手
段、この処理手段により作成された各スロットごとのス
ロットアクセスデータをそれぞれ保持する複数の保持手
段、これらの保持手段の保持内容とアドレス信号とを比
較し、上記各スロットの１つに対するスロット選択信号
を出力する出力手段、およびこの出力手段からのスロッ
ト選択信号により、対応するスロットに挿入されるドー
タメモリへ制御信号を出力する手段から構成されている
。
（作用）
この発明は、挿入されるドータメモリの識別信号を複数
のスロットから出力し、これらのスロットからの識別信
号により上記スロットに挿入されているドータメモリの
記憶容量を判断し、この判断結果に応じて各スロットご
とのスロットアクセスデータを作成し、ｌこの作成され
た各スロットごとのスロットアクセスデータをそれぞれ
複数の保持手段で保持し、これらの保持内容とアドレス
信号とを比較し、上記各スロットの１つに対するスロッ
ト選択信号を出力し、この出力されたスロット選択信号
により、対応するスロットに挿入されるドータメモリへ
制御信号を出力するようにしたものである。
のスロットから出力し、これらのスロットからの識別信
号により上記スロットに挿入されているドータメモリの
記憶容量を判断し、この判断結果に応じて各スロットご
とのスロットアクセスデータを作成し、ｌこの作成され
た各スロットごとのスロットアクセスデータをそれぞれ
複数の保持手段で保持し、これらの保持内容とアドレス
信号とを比較し、上記各スロットの１つに対するスロッ
ト選択信号を出力し、この出力されたスロット選択信号
により、対応するスロットに挿入されるドータメモリへ
制御信号を出力するようにしたものである。
（実施例）
以下、図面を参照してこの発明の一実施例を説明する。
第１図は、この発明のメモリボードとその周辺を示すも
のである。ずなわち、メモリボード１０にはバス１１を
介してＣＰＵ（セントラル・プロセッシング・ユニット
）が接続されるとともに、タイミングコントローラ１３
が接続されている。
のである。ずなわち、メモリボード１０にはバス１１を
介してＣＰＵ（セントラル・プロセッシング・ユニット
）が接続されるとともに、タイミングコントローラ１３
が接続されている。
上記メモリボード１０は、上記バス１１から供給される
アクセスアドレスの上位Ｘビットを記憶するバッファ２
１、このメモリボード１０の先頭アドレスを示ずＸビッ
トの信号を出力するスイッチ（またはレジスタ）２２、
上記レジスタ２４の記憶内容から上記スイッチ２２から
の出力を差引く引算回路２３、この引算回路２３からの
差引きデータをデコードするデコーダ２４、このデコー
ダ２４の出力により、ボードセレクト信号を出力するボ
ードセレクト回路２５ａ、２５ｂ、・・・ １メガバイ
ト、２メガバイト、５メガバイトなどの種々のメモリ容
量のドータメモリが搭載されているドータボードが挿入
されるスロット２６ａ、２６ｂ、・・・、それぞれ上記
ボードセレクト回路２５ａ、・・・からのボードセレク
ト信号と、上記タイミングコントローラ１３からのコン
トロール信号としてのＲＡＳ等の出力を制御するナンド
回路２７ａ、２７ｂ、・・・、上記スロット２６ａ、・
・・に挿入されているドータメモリからの識別信号（１
メガバイト、２メガバイト、５メガバイト等のメモリ容
量を示す）を記憶し、上記ＣＰＵ１２へ出力するＩＤレ
ジスタ２８によって構成されている。
アクセスアドレスの上位Ｘビットを記憶するバッファ２
１、このメモリボード１０の先頭アドレスを示ずＸビッ
トの信号を出力するスイッチ（またはレジスタ）２２、
上記レジスタ２４の記憶内容から上記スイッチ２２から
の出力を差引く引算回路２３、この引算回路２３からの
差引きデータをデコードするデコーダ２４、このデコー
ダ２４の出力により、ボードセレクト信号を出力するボ
ードセレクト回路２５ａ、２５ｂ、・・・ １メガバイ
ト、２メガバイト、５メガバイトなどの種々のメモリ容
量のドータメモリが搭載されているドータボードが挿入
されるスロット２６ａ、２６ｂ、・・・、それぞれ上記
ボードセレクト回路２５ａ、・・・からのボードセレク
ト信号と、上記タイミングコントローラ１３からのコン
トロール信号としてのＲＡＳ等の出力を制御するナンド
回路２７ａ、２７ｂ、・・・、上記スロット２６ａ、・
・・に挿入されているドータメモリからの識別信号（１
メガバイト、２メガバイト、５メガバイト等のメモリ容
量を示す）を記憶し、上記ＣＰＵ１２へ出力するＩＤレ
ジスタ２８によって構成されている。
上記ボードセレクト回路２５ａは、上記ＣＰＵ１２から
供給されるスロットアクセスデータが記憶されるレジス
タ３０、このレジスタ３０の記憶内容と上記デコーダ２
４からのデータとの論理積をとるアンド回路３１ａ、・
・・、およびオア回路３２によって構成されている。
供給されるスロットアクセスデータが記憶されるレジス
タ３０、このレジスタ３０の記憶内容と上記デコーダ２
４からのデータとの論理積をとるアンド回路３１ａ、・
・・、およびオア回路３２によって構成されている。
上記ｃＰＵ１２は、ＩＤレジスタ２８からの識別信号に
応じて各スロット２６ａ、・・・に挿入されているドー
タメモリの記憶容量を判断し、この判断結果に対応した
スロットアクセスデータを上記各ボードセレクト回路２
５ａ、・・・内のレジスタ３０に出力するようになって
いる。たとえば、スロット２６ａ、２６ｂにそれぞれ２
メガバイト、１メガバイトのドータ、メモリが挿入され
ていた場合（１メガバイトが１ブロック分に対応）、ボ
ードセレクト回路２５ａ内のレジスタ３０に「１１００
０００００」がセットされ、ボードセレクト回路２５ａ
内のレジスタ３０にｒｏｏ１０００００Ｍ５β ０」がセットされるようになっている。
応じて各スロット２６ａ、・・・に挿入されているドー
タメモリの記憶容量を判断し、この判断結果に対応した
スロットアクセスデータを上記各ボードセレクト回路２
５ａ、・・・内のレジスタ３０に出力するようになって
いる。たとえば、スロット２６ａ、２６ｂにそれぞれ２
メガバイト、１メガバイトのドータ、メモリが挿入され
ていた場合（１メガバイトが１ブロック分に対応）、ボ
ードセレクト回路２５ａ内のレジスタ３０に「１１００
０００００」がセットされ、ボードセレクト回路２５ａ
内のレジスタ３０にｒｏｏ１０００００Ｍ５β ０」がセットされるようになっている。
次に、上記のような構成において、動作を説明する。ま
ず、スロット２６ａ、・・・に挿入されているドータメ
モリの構成を知るために、ＣＰＵ１２はＩＤレジスタ２
８に記憶されている識別信号を読取る。すると、ＣＰＵ
１２はその読取った識別信号によりスロット２６ａ、・
・・にそれぞれ２メガバイト、１メガバイト、５メガバ
イトのドータメモリが挿入されていると判断する。
ず、スロット２６ａ、・・・に挿入されているドータメ
モリの構成を知るために、ＣＰＵ１２はＩＤレジスタ２
８に記憶されている識別信号を読取る。すると、ＣＰＵ
１２はその読取った識別信号によりスロット２６ａ、・
・・にそれぞれ２メガバイト、１メガバイト、５メガバ
イトのドータメモリが挿入されていると判断する。
これにより、ＣＰＵ１２はボードセレクト回路という値
をセットし、ボードセレクト回路２５ｂう値をセットし
、ボードセレクト回路２５ｃ内のをセットする。
をセットし、ボードセレクト回路２５ｂう値をセットし
、ボードセレクト回路２５ｃ内のをセットする。
このような状態において、ＣＰＵ１２からのアクセス信
号としてアドレス信号の上位Ｘピッ１〜がバス１１、バ
ッファ２１を介して引算回路２３に供給される。これに
より、引算回路２３はそのアドレス信号の上位Ｘビット
の内容からスイッチ２２が示ずこのメモリボード１０の
先頭アドレスとしてのＸビットの内容を差引き、その差
引いた値をデコーダ２４へ出力する。この差引いた値が
ｒｏｏｏｏｏｏｌ １Ｊである場合、デコーダ２４の３
ビツト目の出力がアクティブとなる。これにより、ボー
ドセレクタ回路２５ｂからボートセレクト信号すが出力
される。すなわち、ボードセレクタ回路２５ ｂ内のレ
ジスタ３０の記憶内容がスタ３０の３ビツト目からの信
号と、上記デコーダ２４からの３ビツト目からの信号と
により、アンド凹ｒＲ１３ｌ ｂが成立し、オア回路３
２からボードセレクト信号すが出力される。
号としてアドレス信号の上位Ｘピッ１〜がバス１１、バ
ッファ２１を介して引算回路２３に供給される。これに
より、引算回路２３はそのアドレス信号の上位Ｘビット
の内容からスイッチ２２が示ずこのメモリボード１０の
先頭アドレスとしてのＸビットの内容を差引き、その差
引いた値をデコーダ２４へ出力する。この差引いた値が
ｒｏｏｏｏｏｏｌ １Ｊである場合、デコーダ２４の３
ビツト目の出力がアクティブとなる。これにより、ボー
ドセレクタ回路２５ｂからボートセレクト信号すが出力
される。すなわち、ボードセレクタ回路２５ ｂ内のレ
ジスタ３０の記憶内容がスタ３０の３ビツト目からの信
号と、上記デコーダ２４からの３ビツト目からの信号と
により、アンド凹ｒＲ１３ｌ ｂが成立し、オア回路３
２からボードセレクト信号すが出力される。
上記ボードセレクト回Ｎ２５ｂからのボードセレクト信
号すはナンド回路２７に出力され、そのアンド回路２７
ｂのゲートが開く、これにより、タイミングコントロー
ラ１３からのＲＡＳ信号がスロット２６ｂに供給される
。この結果、スロット２６ｂに挿入されているドータメ
モリがアクセス可能となる。
号すはナンド回路２７に出力され、そのアンド回路２７
ｂのゲートが開く、これにより、タイミングコントロー
ラ１３からのＲＡＳ信号がスロット２６ｂに供給される
。この結果、スロット２６ｂに挿入されているドータメ
モリがアクセス可能となる。
上記したように、各スロットからの識別信号により上記
スロットに挿入されているドータメモリの記憶容量を判
断し、この判断結果に応じて各スロットごとのスロット
アクセスデータを作成し、この作成された各スロットご
とのスロットアクセスデータをそれぞれ複数のレジスタ
にセットし。
スロットに挿入されているドータメモリの記憶容量を判
断し、この判断結果に応じて各スロットごとのスロット
アクセスデータを作成し、この作成された各スロットご
とのスロットアクセスデータをそれぞれ複数のレジスタ
にセットし。
これらのセット内容とアドレス信号とを比教し、上記各
スロットの１つに対するスロワ１へ選択信号を出力し、
この出力されたスロット選択信号により、対応するスロ
ワ１〜に挿入されるドータメモリへ制御信号を出力する
ようにしなので、記憶容量の異なる多種のドータメモリ
を同一のハードウェアで扱うことができ、あらゆるメモ
リ構成に対して柔軟に対応することができる。
スロットの１つに対するスロワ１へ選択信号を出力し、
この出力されたスロット選択信号により、対応するスロ
ワ１〜に挿入されるドータメモリへ制御信号を出力する
ようにしなので、記憶容量の異なる多種のドータメモリ
を同一のハードウェアで扱うことができ、あらゆるメモ
リ構成に対して柔軟に対応することができる。
なお、−時的にスロットアクセスデータかセットされる
レジスタの内容を変えて、所定のメモリブロックのアク
セスで複数のボードセレクト信号が出力されるようにす
れは、同時に複数のドータメモリに対して書込みを行う
ことができる。この場合、メモリクリア等が高速に行え
る。
レジスタの内容を変えて、所定のメモリブロックのアク
セスで複数のボードセレクト信号が出力されるようにす
れは、同時に複数のドータメモリに対して書込みを行う
ことができる。この場合、メモリクリア等が高速に行え
る。
［発明の効果］
以上詳述したようにこの発明によれば、多種の増設メモ
リを同一のハードウェアで扱うことができ、あらゆるメ
モリ構成に対して柔軟に対応できるメモリ制御方式を提
供できる。
リを同一のハードウェアで扱うことができ、あらゆるメ
モリ構成に対して柔軟に対応できるメモリ制御方式を提
供できる。
第１図および第２図はこの発明の一実施例を示すもので
、第１図はメモリボードの構成を説明するための図、第
２図はボードセレクト回路の構成を示す図であり、第３
図は従来のメモリボードの構成を説明するための図であ
る。 １０・・・メモリボード、１１・・・バス、１３・・・
ＣＰＵ、２１・・・バッファ、２２・・・スイッチ、２
３・・・引算回路、２４・・・デコーダ、２５ａ、〜・
・・ボードセレクト回路、２６ａ、〜・・・スロット、
２７ａ５〜・・・ナンド回路、２８・・・ＩＤレジスタ
。
、第１図はメモリボードの構成を説明するための図、第
２図はボードセレクト回路の構成を示す図であり、第３
図は従来のメモリボードの構成を説明するための図であ
る。 １０・・・メモリボード、１１・・・バス、１３・・・
ＣＰＵ、２１・・・バッファ、２２・・・スイッチ、２
３・・・引算回路、２４・・・デコーダ、２５ａ、〜・
・・ボードセレクト回路、２６ａ、〜・・・スロット、
２７ａ５〜・・・ナンド回路、２８・・・ＩＤレジスタ
。
Claims (1)
- 【特許請求の範囲】 記憶容量の異なるドータメモリが挿入され、その挿入さ
れるドータメモリの識別信号を出力する複数のスロット
と、 これらのスロットからの識別信号により上記スロットに
挿入されているドータメモリの記憶容量を判断し、この
判断結果に応じて各スロットごとのスロットアクセスデ
ータを作成する処理手段と、この処理手段により作成さ
れた各スロットごとのスロットアクセスデータをそれぞ
れ保持する複数の保持手段と、 これらの保持手段の保持内容とアドレス信号とを比較し
、上記各スロットの１つに対するスロット選択信号を出
力する出力手段と、 この出力手段からのスロット選択信号により、対応する
スロットに挿入されるドータメモリへ制御信号を出力す
る手段と、 を具備したことを特徴とするメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24642688A JPH0293841A (ja) | 1988-09-30 | 1988-09-30 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24642688A JPH0293841A (ja) | 1988-09-30 | 1988-09-30 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0293841A true JPH0293841A (ja) | 1990-04-04 |
Family
ID=17148306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24642688A Pending JPH0293841A (ja) | 1988-09-30 | 1988-09-30 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0293841A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04303250A (ja) * | 1990-12-31 | 1992-10-27 | Internatl Business Mach Corp <Ibm> | 局所メモリ拡張能力を有するコンピュータ・システム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59148963A (ja) * | 1983-02-14 | 1984-08-25 | Fujitsu Ltd | 記憶装置制御方式 |
| JPS59225468A (ja) * | 1983-06-06 | 1984-12-18 | Sanyo Electric Co Ltd | アドレス指定回路 |
| JPS60150146A (ja) * | 1984-01-17 | 1985-08-07 | Mitsubishi Electric Corp | 電子計算機の主記憶選択装置 |
-
1988
- 1988-09-30 JP JP24642688A patent/JPH0293841A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59148963A (ja) * | 1983-02-14 | 1984-08-25 | Fujitsu Ltd | 記憶装置制御方式 |
| JPS59225468A (ja) * | 1983-06-06 | 1984-12-18 | Sanyo Electric Co Ltd | アドレス指定回路 |
| JPS60150146A (ja) * | 1984-01-17 | 1985-08-07 | Mitsubishi Electric Corp | 電子計算機の主記憶選択装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04303250A (ja) * | 1990-12-31 | 1992-10-27 | Internatl Business Mach Corp <Ibm> | 局所メモリ拡張能力を有するコンピュータ・システム |
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