JPH0293841A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPH0293841A JPH0293841A JP24642688A JP24642688A JPH0293841A JP H0293841 A JPH0293841 A JP H0293841A JP 24642688 A JP24642688 A JP 24642688A JP 24642688 A JP24642688 A JP 24642688A JP H0293841 A JPH0293841 A JP H0293841A
- Authority
- JP
- Japan
- Prior art keywords
- slot
- memory
- signal
- daughter
- slots
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 64
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、メモリボードに実装されるドタメモリを制
御するメモリ制御方式に関する。
御するメモリ制御方式に関する。
(従来の技術)
メモリの増設用としてドータボード(増設メモリ)型式
のメモリボードが使用されている。すなわち、第3図に
示すように、メモリボード1は、ドータメモリが搭載さ
れたドータボードの入るスロット6.7、・・・からそ
れぞれ供給されるID(識別信号)と、メモリバス2か
ら受けるアクセスアドレスから、ボードセレクトコント
ローラ3がどのスロット6.7、・・・内のドータメモ
リへのアクセスかを判断し、この判断結果に応じて対応
するドータメモリへセレクト信号(SELL、2)を出
力している。
のメモリボードが使用されている。すなわち、第3図に
示すように、メモリボード1は、ドータメモリが搭載さ
れたドータボードの入るスロット6.7、・・・からそ
れぞれ供給されるID(識別信号)と、メモリバス2か
ら受けるアクセスアドレスから、ボードセレクトコント
ローラ3がどのスロット6.7、・・・内のドータメモ
リへのアクセスかを判断し、この判断結果に応じて対応
するドータメモリへセレクト信号(SELL、2)を出
力している。
このセレクト信号により、ドータメモリへのコントロー
ル信号RAS、CASなどをコントロルしている。
ル信号RAS、CASなどをコントロルしている。
ところが、このようなものでは、ドータメモリの種類が
一種類であれば比較的簡単なロジックで実現できるが、
ドータメモリの種類(種々のメモリ容量)が増えたり、
スロット類が増大した場合、これをハードウェアで実現
するのは困難であるという欠点がある。
一種類であれば比較的簡単なロジックで実現できるが、
ドータメモリの種類(種々のメモリ容量)が増えたり、
スロット類が増大した場合、これをハードウェアで実現
するのは困難であるという欠点がある。
したがって、多種の増設メモリを同一のハードウェアで
扱うことができるものが要望されている。
扱うことができるものが要望されている。
(発明が解決しようとする課題)
上記のように、多種の増設メモリを同一のハードウェア
で扱うことができるものが要望されており、多種の増設
メモリを同一のハードウェアで汲うことができ、あらゆ
るメモリ構成に対して柔軟に対応できるメモリ制御方式
を提供することを目的とする。
で扱うことができるものが要望されており、多種の増設
メモリを同一のハードウェアで汲うことができ、あらゆ
るメモリ構成に対して柔軟に対応できるメモリ制御方式
を提供することを目的とする。
[発明の構成]
(課題を解決するための手段)
この発明のメモリ制御方式は、記憶容量の異なるドータ
メモリが挿入され、その挿入されるドータメモリの識別
信号を出力する複数のスロット、これらのスロットから
の識別信号により上記スロットに挿入されているドータ
メモリの記憶容量を判断し、この判断結果に応じて各ス
ロットごとのスロットアクセスデータを作成する処理手
段、この処理手段により作成された各スロットごとのス
ロットアクセスデータをそれぞれ保持する複数の保持手
段、これらの保持手段の保持内容とアドレス信号とを比
較し、上記各スロットの1つに対するスロット選択信号
を出力する出力手段、およびこの出力手段からのスロッ
ト選択信号により、対応するスロットに挿入されるドー
タメモリへ制御信号を出力する手段から構成されている
。
メモリが挿入され、その挿入されるドータメモリの識別
信号を出力する複数のスロット、これらのスロットから
の識別信号により上記スロットに挿入されているドータ
メモリの記憶容量を判断し、この判断結果に応じて各ス
ロットごとのスロットアクセスデータを作成する処理手
段、この処理手段により作成された各スロットごとのス
ロットアクセスデータをそれぞれ保持する複数の保持手
段、これらの保持手段の保持内容とアドレス信号とを比
較し、上記各スロットの1つに対するスロット選択信号
を出力する出力手段、およびこの出力手段からのスロッ
ト選択信号により、対応するスロットに挿入されるドー
タメモリへ制御信号を出力する手段から構成されている
。
(作用)
この発明は、挿入されるドータメモリの識別信号を複数
のスロットから出力し、これらのスロットからの識別信
号により上記スロットに挿入されているドータメモリの
記憶容量を判断し、この判断結果に応じて各スロットご
とのスロットアクセスデータを作成し、lこの作成され
た各スロットごとのスロットアクセスデータをそれぞれ
複数の保持手段で保持し、これらの保持内容とアドレス
信号とを比較し、上記各スロットの1つに対するスロッ
ト選択信号を出力し、この出力されたスロット選択信号
により、対応するスロットに挿入されるドータメモリへ
制御信号を出力するようにしたものである。
のスロットから出力し、これらのスロットからの識別信
号により上記スロットに挿入されているドータメモリの
記憶容量を判断し、この判断結果に応じて各スロットご
とのスロットアクセスデータを作成し、lこの作成され
た各スロットごとのスロットアクセスデータをそれぞれ
複数の保持手段で保持し、これらの保持内容とアドレス
信号とを比較し、上記各スロットの1つに対するスロッ
ト選択信号を出力し、この出力されたスロット選択信号
により、対応するスロットに挿入されるドータメモリへ
制御信号を出力するようにしたものである。
(実施例)
以下、図面を参照してこの発明の一実施例を説明する。
第1図は、この発明のメモリボードとその周辺を示すも
のである。ずなわち、メモリボード10にはバス11を
介してCPU(セントラル・プロセッシング・ユニット
)が接続されるとともに、タイミングコントローラ13
が接続されている。
のである。ずなわち、メモリボード10にはバス11を
介してCPU(セントラル・プロセッシング・ユニット
)が接続されるとともに、タイミングコントローラ13
が接続されている。
上記メモリボード10は、上記バス11から供給される
アクセスアドレスの上位Xビットを記憶するバッファ2
1、このメモリボード10の先頭アドレスを示ずXビッ
トの信号を出力するスイッチ(またはレジスタ)22、
上記レジスタ24の記憶内容から上記スイッチ22から
の出力を差引く引算回路23、この引算回路23からの
差引きデータをデコードするデコーダ24、このデコー
ダ24の出力により、ボードセレクト信号を出力するボ
ードセレクト回路25a、25b、・・・ 1メガバイ
ト、2メガバイト、5メガバイトなどの種々のメモリ容
量のドータメモリが搭載されているドータボードが挿入
されるスロット26a、26b、・・・、それぞれ上記
ボードセレクト回路25a、・・・からのボードセレク
ト信号と、上記タイミングコントローラ13からのコン
トロール信号としてのRAS等の出力を制御するナンド
回路27a、27b、・・・、上記スロット26a、・
・・に挿入されているドータメモリからの識別信号(1
メガバイト、2メガバイト、5メガバイト等のメモリ容
量を示す)を記憶し、上記CPU12へ出力するIDレ
ジスタ28によって構成されている。
アクセスアドレスの上位Xビットを記憶するバッファ2
1、このメモリボード10の先頭アドレスを示ずXビッ
トの信号を出力するスイッチ(またはレジスタ)22、
上記レジスタ24の記憶内容から上記スイッチ22から
の出力を差引く引算回路23、この引算回路23からの
差引きデータをデコードするデコーダ24、このデコー
ダ24の出力により、ボードセレクト信号を出力するボ
ードセレクト回路25a、25b、・・・ 1メガバイ
ト、2メガバイト、5メガバイトなどの種々のメモリ容
量のドータメモリが搭載されているドータボードが挿入
されるスロット26a、26b、・・・、それぞれ上記
ボードセレクト回路25a、・・・からのボードセレク
ト信号と、上記タイミングコントローラ13からのコン
トロール信号としてのRAS等の出力を制御するナンド
回路27a、27b、・・・、上記スロット26a、・
・・に挿入されているドータメモリからの識別信号(1
メガバイト、2メガバイト、5メガバイト等のメモリ容
量を示す)を記憶し、上記CPU12へ出力するIDレ
ジスタ28によって構成されている。
上記ボードセレクト回路25aは、上記CPU12から
供給されるスロットアクセスデータが記憶されるレジス
タ30、このレジスタ30の記憶内容と上記デコーダ2
4からのデータとの論理積をとるアンド回路31a、・
・・、およびオア回路32によって構成されている。
供給されるスロットアクセスデータが記憶されるレジス
タ30、このレジスタ30の記憶内容と上記デコーダ2
4からのデータとの論理積をとるアンド回路31a、・
・・、およびオア回路32によって構成されている。
上記cPU12は、IDレジスタ28からの識別信号に
応じて各スロット26a、・・・に挿入されているドー
タメモリの記憶容量を判断し、この判断結果に対応した
スロットアクセスデータを上記各ボードセレクト回路2
5a、・・・内のレジスタ30に出力するようになって
いる。たとえば、スロット26a、26bにそれぞれ2
メガバイト、1メガバイトのドータ、メモリが挿入され
ていた場合(1メガバイトが1ブロック分に対応)、ボ
ードセレクト回路25a内のレジスタ30に「1100
00000」がセットされ、ボードセレクト回路25a
内のレジスタ30にroo100000M5β 0」がセットされるようになっている。
応じて各スロット26a、・・・に挿入されているドー
タメモリの記憶容量を判断し、この判断結果に対応した
スロットアクセスデータを上記各ボードセレクト回路2
5a、・・・内のレジスタ30に出力するようになって
いる。たとえば、スロット26a、26bにそれぞれ2
メガバイト、1メガバイトのドータ、メモリが挿入され
ていた場合(1メガバイトが1ブロック分に対応)、ボ
ードセレクト回路25a内のレジスタ30に「1100
00000」がセットされ、ボードセレクト回路25a
内のレジスタ30にroo100000M5β 0」がセットされるようになっている。
次に、上記のような構成において、動作を説明する。ま
ず、スロット26a、・・・に挿入されているドータメ
モリの構成を知るために、CPU12はIDレジスタ2
8に記憶されている識別信号を読取る。すると、CPU
12はその読取った識別信号によりスロット26a、・
・・にそれぞれ2メガバイト、1メガバイト、5メガバ
イトのドータメモリが挿入されていると判断する。
ず、スロット26a、・・・に挿入されているドータメ
モリの構成を知るために、CPU12はIDレジスタ2
8に記憶されている識別信号を読取る。すると、CPU
12はその読取った識別信号によりスロット26a、・
・・にそれぞれ2メガバイト、1メガバイト、5メガバ
イトのドータメモリが挿入されていると判断する。
これにより、CPU12はボードセレクト回路という値
をセットし、ボードセレクト回路25bう値をセットし
、ボードセレクト回路25c内のをセットする。
をセットし、ボードセレクト回路25bう値をセットし
、ボードセレクト回路25c内のをセットする。
このような状態において、CPU12からのアクセス信
号としてアドレス信号の上位Xピッ1〜がバス11、バ
ッファ21を介して引算回路23に供給される。これに
より、引算回路23はそのアドレス信号の上位Xビット
の内容からスイッチ22が示ずこのメモリボード10の
先頭アドレスとしてのXビットの内容を差引き、その差
引いた値をデコーダ24へ出力する。この差引いた値が
rooooool 1Jである場合、デコーダ24の3
ビツト目の出力がアクティブとなる。これにより、ボー
ドセレクタ回路25bからボートセレクト信号すが出力
される。すなわち、ボードセレクタ回路25 b内のレ
ジスタ30の記憶内容がスタ30の3ビツト目からの信
号と、上記デコーダ24からの3ビツト目からの信号と
により、アンド凹rR13l bが成立し、オア回路3
2からボードセレクト信号すが出力される。
号としてアドレス信号の上位Xピッ1〜がバス11、バ
ッファ21を介して引算回路23に供給される。これに
より、引算回路23はそのアドレス信号の上位Xビット
の内容からスイッチ22が示ずこのメモリボード10の
先頭アドレスとしてのXビットの内容を差引き、その差
引いた値をデコーダ24へ出力する。この差引いた値が
rooooool 1Jである場合、デコーダ24の3
ビツト目の出力がアクティブとなる。これにより、ボー
ドセレクタ回路25bからボートセレクト信号すが出力
される。すなわち、ボードセレクタ回路25 b内のレ
ジスタ30の記憶内容がスタ30の3ビツト目からの信
号と、上記デコーダ24からの3ビツト目からの信号と
により、アンド凹rR13l bが成立し、オア回路3
2からボードセレクト信号すが出力される。
上記ボードセレクト回N25bからのボードセレクト信
号すはナンド回路27に出力され、そのアンド回路27
bのゲートが開く、これにより、タイミングコントロー
ラ13からのRAS信号がスロット26bに供給される
。この結果、スロット26bに挿入されているドータメ
モリがアクセス可能となる。
号すはナンド回路27に出力され、そのアンド回路27
bのゲートが開く、これにより、タイミングコントロー
ラ13からのRAS信号がスロット26bに供給される
。この結果、スロット26bに挿入されているドータメ
モリがアクセス可能となる。
上記したように、各スロットからの識別信号により上記
スロットに挿入されているドータメモリの記憶容量を判
断し、この判断結果に応じて各スロットごとのスロット
アクセスデータを作成し、この作成された各スロットご
とのスロットアクセスデータをそれぞれ複数のレジスタ
にセットし。
スロットに挿入されているドータメモリの記憶容量を判
断し、この判断結果に応じて各スロットごとのスロット
アクセスデータを作成し、この作成された各スロットご
とのスロットアクセスデータをそれぞれ複数のレジスタ
にセットし。
これらのセット内容とアドレス信号とを比教し、上記各
スロットの1つに対するスロワ1へ選択信号を出力し、
この出力されたスロット選択信号により、対応するスロ
ワ1〜に挿入されるドータメモリへ制御信号を出力する
ようにしなので、記憶容量の異なる多種のドータメモリ
を同一のハードウェアで扱うことができ、あらゆるメモ
リ構成に対して柔軟に対応することができる。
スロットの1つに対するスロワ1へ選択信号を出力し、
この出力されたスロット選択信号により、対応するスロ
ワ1〜に挿入されるドータメモリへ制御信号を出力する
ようにしなので、記憶容量の異なる多種のドータメモリ
を同一のハードウェアで扱うことができ、あらゆるメモ
リ構成に対して柔軟に対応することができる。
なお、−時的にスロットアクセスデータかセットされる
レジスタの内容を変えて、所定のメモリブロックのアク
セスで複数のボードセレクト信号が出力されるようにす
れは、同時に複数のドータメモリに対して書込みを行う
ことができる。この場合、メモリクリア等が高速に行え
る。
レジスタの内容を変えて、所定のメモリブロックのアク
セスで複数のボードセレクト信号が出力されるようにす
れは、同時に複数のドータメモリに対して書込みを行う
ことができる。この場合、メモリクリア等が高速に行え
る。
[発明の効果]
以上詳述したようにこの発明によれば、多種の増設メモ
リを同一のハードウェアで扱うことができ、あらゆるメ
モリ構成に対して柔軟に対応できるメモリ制御方式を提
供できる。
リを同一のハードウェアで扱うことができ、あらゆるメ
モリ構成に対して柔軟に対応できるメモリ制御方式を提
供できる。
第1図および第2図はこの発明の一実施例を示すもので
、第1図はメモリボードの構成を説明するための図、第
2図はボードセレクト回路の構成を示す図であり、第3
図は従来のメモリボードの構成を説明するための図であ
る。 10・・・メモリボード、11・・・バス、13・・・
CPU、21・・・バッファ、22・・・スイッチ、2
3・・・引算回路、24・・・デコーダ、25a、〜・
・・ボードセレクト回路、26a、〜・・・スロット、
27a5〜・・・ナンド回路、28・・・IDレジスタ
。
、第1図はメモリボードの構成を説明するための図、第
2図はボードセレクト回路の構成を示す図であり、第3
図は従来のメモリボードの構成を説明するための図であ
る。 10・・・メモリボード、11・・・バス、13・・・
CPU、21・・・バッファ、22・・・スイッチ、2
3・・・引算回路、24・・・デコーダ、25a、〜・
・・ボードセレクト回路、26a、〜・・・スロット、
27a5〜・・・ナンド回路、28・・・IDレジスタ
。
Claims (1)
- 【特許請求の範囲】 記憶容量の異なるドータメモリが挿入され、その挿入さ
れるドータメモリの識別信号を出力する複数のスロット
と、 これらのスロットからの識別信号により上記スロットに
挿入されているドータメモリの記憶容量を判断し、この
判断結果に応じて各スロットごとのスロットアクセスデ
ータを作成する処理手段と、この処理手段により作成さ
れた各スロットごとのスロットアクセスデータをそれぞ
れ保持する複数の保持手段と、 これらの保持手段の保持内容とアドレス信号とを比較し
、上記各スロットの1つに対するスロット選択信号を出
力する出力手段と、 この出力手段からのスロット選択信号により、対応する
スロットに挿入されるドータメモリへ制御信号を出力す
る手段と、 を具備したことを特徴とするメモリ制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24642688A JPH0293841A (ja) | 1988-09-30 | 1988-09-30 | メモリ制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24642688A JPH0293841A (ja) | 1988-09-30 | 1988-09-30 | メモリ制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0293841A true JPH0293841A (ja) | 1990-04-04 |
Family
ID=17148306
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24642688A Pending JPH0293841A (ja) | 1988-09-30 | 1988-09-30 | メモリ制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0293841A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04303250A (ja) * | 1990-12-31 | 1992-10-27 | Internatl Business Mach Corp <Ibm> | 局所メモリ拡張能力を有するコンピュータ・システム |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59148963A (ja) * | 1983-02-14 | 1984-08-25 | Fujitsu Ltd | 記憶装置制御方式 |
JPS59225468A (ja) * | 1983-06-06 | 1984-12-18 | Sanyo Electric Co Ltd | アドレス指定回路 |
JPS60150146A (ja) * | 1984-01-17 | 1985-08-07 | Mitsubishi Electric Corp | 電子計算機の主記憶選択装置 |
-
1988
- 1988-09-30 JP JP24642688A patent/JPH0293841A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59148963A (ja) * | 1983-02-14 | 1984-08-25 | Fujitsu Ltd | 記憶装置制御方式 |
JPS59225468A (ja) * | 1983-06-06 | 1984-12-18 | Sanyo Electric Co Ltd | アドレス指定回路 |
JPS60150146A (ja) * | 1984-01-17 | 1985-08-07 | Mitsubishi Electric Corp | 電子計算機の主記憶選択装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04303250A (ja) * | 1990-12-31 | 1992-10-27 | Internatl Business Mach Corp <Ibm> | 局所メモリ拡張能力を有するコンピュータ・システム |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR920008598A (ko) | 직접 또는 인터리브모드로 메모리를 액세스하는 메모리 컨트롤러 및 이를 구비한 데이타 처리시스템 | |
KR890007162A (ko) | 데이타 처리장치 | |
KR840008849A (ko) | 버퍼 기억장치 제어 시스템 | |
US4156290A (en) | Speedup addressing device by detecting repetitive addressing | |
JPH0731626B2 (ja) | プロセツサ−を高容量記憶装置に接続するための電子回路 | |
JP5481823B2 (ja) | メモリモジュール、および、メモリ用補助モジュール | |
US6819598B2 (en) | Memory module self identification | |
JPH05203704A (ja) | ピンドライバ/センサ基準電圧レベル設定装置 | |
JPH0293841A (ja) | メモリ制御方式 | |
JPH04213130A (ja) | システムメモリ初期設定システム | |
US4388707A (en) | Memory selecting system | |
JP2580999B2 (ja) | Dmaコントローラ | |
JPS63197251A (ja) | 情報処理装置 | |
JPS58201157A (ja) | バンクメモリの制御回路 | |
JPH05210572A (ja) | メモリ制御装置 | |
JPS6336346A (ja) | バンク切替回路 | |
KR900009212Y1 (ko) | 어드레스 제어장치 | |
JPH08171511A (ja) | アドレス発生回路およびプロセッサ | |
JPH0210451A (ja) | 半導体記憶装置 | |
KR970022776A (ko) | 메모리 억세스 장치 및 방법 | |
JPH0335492A (ja) | メモリ回路 | |
JPH05151076A (ja) | メモリアドレス拡張制御方式 | |
JPH05289950A (ja) | メモリ試験高速化制御方式 | |
JPS6226549A (ja) | メモリ回路 | |
JPS6152508B2 (ja) |