JPS63197251A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS63197251A JPS63197251A JP3090587A JP3090587A JPS63197251A JP S63197251 A JPS63197251 A JP S63197251A JP 3090587 A JP3090587 A JP 3090587A JP 3090587 A JP3090587 A JP 3090587A JP S63197251 A JPS63197251 A JP S63197251A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- signal
- rom
- address
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims abstract description 4
- 230000010365 information processing Effects 0.000 claims description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプロセッサおよび該プロセッサにより1.1l
tllされる複数のROMを有する情Fii処理装置に
関する。
tllされる複数のROMを有する情Fii処理装置に
関する。
従来、この種の情報処理装置においては、各ROMはア
ドレス何番地から何番地に対応しているというように各
々のアドレスが固定されて実装されていた。
ドレス何番地から何番地に対応しているというように各
々のアドレスが固定されて実装されていた。
(発用が解決しようとする問題点)
上述した従来の方式は、ハードウェア的な実装位置の順
序とソフトウェアプログラムのアドレス指定上の順序が
異なる場合があり、この場合実装誤りをしたり、実装位
置を明らかにするためにROMにラベルを貼り、その対
応図を作成したりしなければならず、また、ハードウェ
ア的な実装位置の順序とソフトウェアプログラムのアド
レスを一致させようとするとROMの実装にtill約
を生ずるという欠点がある。
序とソフトウェアプログラムのアドレス指定上の順序が
異なる場合があり、この場合実装誤りをしたり、実装位
置を明らかにするためにROMにラベルを貼り、その対
応図を作成したりしなければならず、また、ハードウェ
ア的な実装位置の順序とソフトウェアプログラムのアド
レスを一致させようとするとROMの実装にtill約
を生ずるという欠点がある。
本発明の情報処理装置は、
当該ROMkm書込まれた内容がソフトウェアプログラ
ムのアドレス指定上どの位置にあるかを示すIDが名R
OMの所定のアドレスに書込まれており、 プロセッサを所定の時間リセッ1〜状態にするりセッ]
〜信号を発生ずるリセット信号発生回路と、プロセッサ
のリセット中に当該ROMからデータバス」二に出力さ
れたIDをヂップセレク1−信号によりラッチし、プロ
セッサ動作時、アドレスバス上のアドレスをラッチされ
ているIDと比較1、ノ、一致したとき当該ROMへヂ
ップセレク]−信号を出力する、各ROM毎に設けられ
たID判別回路と、 プロセッサのリセット中、各ID判別回路を選択する前
記チップセレクト信号を出力し、また、プロセッサがリ
セット中か動作中かを示すモード信号を発生するタイミ
ング発生回路と、モード信号がプロセッサリセット中を
示しているとき前記チップセレクト信号に対応するRO
Mに書込まれ工いるIDのアドレスを出力し、モード信
号がプロセッサ動作中を示しているときは、プロセッサ
から出力されたアドレス信号をアドレスバスに出力する
ゲート回路と、 プロセッサリセット中は前記モード信号により、またプ
ロセッサ動作中はプロセッサからのメモリリード信号に
より出力イネーブル信号をROMに出力するゲート回路
を有する。
ムのアドレス指定上どの位置にあるかを示すIDが名R
OMの所定のアドレスに書込まれており、 プロセッサを所定の時間リセッ1〜状態にするりセッ]
〜信号を発生ずるリセット信号発生回路と、プロセッサ
のリセット中に当該ROMからデータバス」二に出力さ
れたIDをヂップセレク1−信号によりラッチし、プロ
セッサ動作時、アドレスバス上のアドレスをラッチされ
ているIDと比較1、ノ、一致したとき当該ROMへヂ
ップセレク]−信号を出力する、各ROM毎に設けられ
たID判別回路と、 プロセッサのリセット中、各ID判別回路を選択する前
記チップセレクト信号を出力し、また、プロセッサがリ
セット中か動作中かを示すモード信号を発生するタイミ
ング発生回路と、モード信号がプロセッサリセット中を
示しているとき前記チップセレクト信号に対応するRO
Mに書込まれ工いるIDのアドレスを出力し、モード信
号がプロセッサ動作中を示しているときは、プロセッサ
から出力されたアドレス信号をアドレスバスに出力する
ゲート回路と、 プロセッサリセット中は前記モード信号により、またプ
ロセッサ動作中はプロセッサからのメモリリード信号に
より出力イネーブル信号をROMに出力するゲート回路
を有する。
したがって、プロセッサがROMにアクセスするときに
はプロセッサは咳ROMのIQをアドレス信号として出
カブればよく、ハードウェア的な実装位置とは無関係に
ROMにアクセスできる。
はプロセッサは咳ROMのIQをアドレス信号として出
カブればよく、ハードウェア的な実装位置とは無関係に
ROMにアクセスできる。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の情報処理装置の一実施例のブロック図
、第2図はROM8,ID.12のアドレス・データ対
応図、第3図はID判別回路7゜9.11のブロック図
、第4図は本実施例の動作のタイミング発生回路である
。
、第2図はROM8,ID.12のアドレス・データ対
応図、第3図はID判別回路7゜9.11のブロック図
、第4図は本実施例の動作のタイミング発生回路である
。
本実施例では3個のROM8.ID.12が実装され、
各ROM8,ID.12には、当該ROMに書込まれた
内容がソフトウェアプログラムのアドレス指定上どの位
置にあるかを示すIQが、第4図に示すように、最終番
地FFFFに書込まれている。そして各ROM8,ID
.12には■D判別回路7.9.11が設けられている
。ID判別回路7,9.11は、第3図に示すように、
プロセッサ4のリセット中に対応するROMからデータ
バス14上に出力されたIDをチップセレクト信号25
によりラップするIDラッチ回路71と、プロセッサ初
作中アドレスバス13に出力されたアドレス信号をID
ラッチ回路71にラッチされているIDと比較し、−m
したときチップセレクト信号26を出ノJするID比較
回路72と、モード信号24がプロセッサリセット中を
示しているとぎにチップセレクト信号25を、モード信
号24がプロセッサ動作中を示しているときチップセレ
クト信号26を対応するROMに出力するセレクタ73
で構成されている。基本クロック信号発生回路2.リセ
ット信号発生回路1はそれぞれ基本クロック信号21.
リセット信号22を発生する。IDリードタイミング発
生回路3はリセット信号22を入力するとプロセッサ4
を所定の期間リセット状態にするプロセッサリセット信
号23と、各ROM8,ID.12をセレクトするチッ
プセレクト信号25と、モード信号24を出力する。ゲ
ート回路5はプロセッサ4とアドレスバス13の間に設
けられており、モード信号24がプロセッサ動作中]・
中を示しているときはアドレス信号FFFFをアドレス
バス13に出力し、モード信号24がプロセッサ動作中
を示しているとぎはプロセッサ4から出力されたアドレ
ス信号をアドレスバス13に出力する。オアゲート6は
プロセッサリセット中を示すモード信号24またはプロ
セッサ4から出力されたメモリリード信号27を出力イ
ネーブル信号28としてROM8.ID.12に出力す
る。
各ROM8,ID.12には、当該ROMに書込まれた
内容がソフトウェアプログラムのアドレス指定上どの位
置にあるかを示すIQが、第4図に示すように、最終番
地FFFFに書込まれている。そして各ROM8,ID
.12には■D判別回路7.9.11が設けられている
。ID判別回路7,9.11は、第3図に示すように、
プロセッサ4のリセット中に対応するROMからデータ
バス14上に出力されたIDをチップセレクト信号25
によりラップするIDラッチ回路71と、プロセッサ初
作中アドレスバス13に出力されたアドレス信号をID
ラッチ回路71にラッチされているIDと比較し、−m
したときチップセレクト信号26を出ノJするID比較
回路72と、モード信号24がプロセッサリセット中を
示しているとぎにチップセレクト信号25を、モード信
号24がプロセッサ動作中を示しているときチップセレ
クト信号26を対応するROMに出力するセレクタ73
で構成されている。基本クロック信号発生回路2.リセ
ット信号発生回路1はそれぞれ基本クロック信号21.
リセット信号22を発生する。IDリードタイミング発
生回路3はリセット信号22を入力するとプロセッサ4
を所定の期間リセット状態にするプロセッサリセット信
号23と、各ROM8,ID.12をセレクトするチッ
プセレクト信号25と、モード信号24を出力する。ゲ
ート回路5はプロセッサ4とアドレスバス13の間に設
けられており、モード信号24がプロセッサ動作中]・
中を示しているときはアドレス信号FFFFをアドレス
バス13に出力し、モード信号24がプロセッサ動作中
を示しているとぎはプロセッサ4から出力されたアドレ
ス信号をアドレスバス13に出力する。オアゲート6は
プロセッサリセット中を示すモード信号24またはプロ
セッサ4から出力されたメモリリード信号27を出力イ
ネーブル信号28としてROM8.ID.12に出力す
る。
次に、本実施例の動作を第4図のタイムチャートにより
説明する。
説明する。
時刻1′1にリセット信号発生回路1からリセット信号
22が送出されると、IDリードタイミング発生回路3
からプロセッサリセット信号23が出力されプロセッサ
4はリセット状態になる。次の時刻t2にIDリードタ
イミング発生回路3から出力されるモード信号24がロ
ーレベルになる。
22が送出されると、IDリードタイミング発生回路3
からプロセッサリセット信号23が出力されプロセッサ
4はリセット状態になる。次の時刻t2にIDリードタ
イミング発生回路3から出力されるモード信号24がロ
ーレベルになる。
このモード信号24の変化によりゲート回路5からアド
レス信号FFFFがアドレスバス13に出力されるとと
もに、モード信号24はオアゲート6に入力し、出力イ
ネーブル信号28としてROM8.ID.12に出力さ
れる。そして時刻t3に[D判別回路7に対してチップ
セレクト信号25が出力される。このチップセレクト信
号25はセレクタ73を経てROM8に出力される。こ
の結果、ROM8の最終番地FFFFがアクセスされ、
格納されているIDがデータバス14に出力され、時刻
t4に、チップセレクト信号25がハイレベルになると
きIDラッチ回路71にラッチされる。この後、同様に
してID判別回路9゜11に順次チップセレクト信号2
5が出力され、ROMID.12のIDラッチ回路71
にIDが記憶される。このようにj)で全てのROM8
゜ID.12のIDがそれぞれのIDラッチ回路71に
記憶されると、時刻t6にモード信@24がハイレベル
になる。モード信号24がハイレベルになった時点でゲ
ート回路5は開く。そして、時刻t6にプロセッサリセ
ット信号23がハイレベルになるとプロセッサ4はリセ
ット状態を解除されて動作状態となる。プロセッサ4は
ROM8のIOをアドレス信号として、またメモリリー
ド信号27を出力する。このIDはゲート回路5を通っ
てアドレスバス13上に出力される。モしてID判別回
路7のID比較回路72から一致を示すチップセレクト
信@26が出力されセレクタ73で選択されてROM8
に入力する。これにより、ROM8がチップセレクトさ
れ、以後、プロセッサ4がアドレスバス13にアドレス
信号を出力することによりROM8の指定されたアドレ
スのデータが読出されてデータバス14上に出力され、
プロセッサ4に入力する。
レス信号FFFFがアドレスバス13に出力されるとと
もに、モード信号24はオアゲート6に入力し、出力イ
ネーブル信号28としてROM8.ID.12に出力さ
れる。そして時刻t3に[D判別回路7に対してチップ
セレクト信号25が出力される。このチップセレクト信
号25はセレクタ73を経てROM8に出力される。こ
の結果、ROM8の最終番地FFFFがアクセスされ、
格納されているIDがデータバス14に出力され、時刻
t4に、チップセレクト信号25がハイレベルになると
きIDラッチ回路71にラッチされる。この後、同様に
してID判別回路9゜11に順次チップセレクト信号2
5が出力され、ROMID.12のIDラッチ回路71
にIDが記憶される。このようにj)で全てのROM8
゜ID.12のIDがそれぞれのIDラッチ回路71に
記憶されると、時刻t6にモード信@24がハイレベル
になる。モード信号24がハイレベルになった時点でゲ
ート回路5は開く。そして、時刻t6にプロセッサリセ
ット信号23がハイレベルになるとプロセッサ4はリセ
ット状態を解除されて動作状態となる。プロセッサ4は
ROM8のIOをアドレス信号として、またメモリリー
ド信号27を出力する。このIDはゲート回路5を通っ
てアドレスバス13上に出力される。モしてID判別回
路7のID比較回路72から一致を示すチップセレクト
信@26が出力されセレクタ73で選択されてROM8
に入力する。これにより、ROM8がチップセレクトさ
れ、以後、プロセッサ4がアドレスバス13にアドレス
信号を出力することによりROM8の指定されたアドレ
スのデータが読出されてデータバス14上に出力され、
プロセッサ4に入力する。
以上説明したように本発明は、ROMへIDを寓込んで
置き、ROMをアクセスするプロセッサのリセット中に
IDを読出して記憶し、プロセッサがリセットを終了し
動作状態に入った時、プロセッサの出力するアドレスと
IDを比較し、一致した時ROMをアクセスする回路を
各ROMに設けることにより、複数のROMが存在した
時各々のROMを固定した位置に実装する必要がなくな
り、いちいちROMに実装位置を示すラベルを貼り、さ
らにその対応図を作るという作業を除くことが出来、ま
た、実装位@誤りをなくす効果がある。
置き、ROMをアクセスするプロセッサのリセット中に
IDを読出して記憶し、プロセッサがリセットを終了し
動作状態に入った時、プロセッサの出力するアドレスと
IDを比較し、一致した時ROMをアクセスする回路を
各ROMに設けることにより、複数のROMが存在した
時各々のROMを固定した位置に実装する必要がなくな
り、いちいちROMに実装位置を示すラベルを貼り、さ
らにその対応図を作るという作業を除くことが出来、ま
た、実装位@誤りをなくす効果がある。
第1図は本発明の情報処理装置の一実施例のブロック図
、第2図はROM8.ID.12のアドレス・データ対
応図、第3図はID判別回路7゜9.11のブロック図
、第4図は本実施例の動作のタイミングチャートである
。 1・・・リセット信号発生回路、 2・・・基本クロック信号回路、 3・・・IDリードタイミング発生回路、4・・・プロ
セッサ、 5・・・ゲート回路、6・・・オアゲー
ト、 7.9.11・・−ID判別回路、 8. ID. 12・・・ROM。 13・・・アドレスバス、 14・・・データバス、
21・・・4本クロック信号、22・・・リセット信号
、23・・・プロセッサリセット信号、 24・・・モード信号、 25.26・・・チップセレクト信号、27・・・メモ
リリード信号 28・・・出力イネーブル信号、 71・・・IDラッチ回路、 72・・・ID比較回路
、73・・・セレクタ。
、第2図はROM8.ID.12のアドレス・データ対
応図、第3図はID判別回路7゜9.11のブロック図
、第4図は本実施例の動作のタイミングチャートである
。 1・・・リセット信号発生回路、 2・・・基本クロック信号回路、 3・・・IDリードタイミング発生回路、4・・・プロ
セッサ、 5・・・ゲート回路、6・・・オアゲー
ト、 7.9.11・・−ID判別回路、 8. ID. 12・・・ROM。 13・・・アドレスバス、 14・・・データバス、
21・・・4本クロック信号、22・・・リセット信号
、23・・・プロセッサリセット信号、 24・・・モード信号、 25.26・・・チップセレクト信号、27・・・メモ
リリード信号 28・・・出力イネーブル信号、 71・・・IDラッチ回路、 72・・・ID比較回路
、73・・・セレクタ。
Claims (1)
- 【特許請求の範囲】 プロセッサおよび該プロセッサにより制御される複数の
ROMを有する情報処理装置において、当該ROMに書
込まれた内容がソフトウェアプログラムのアドレス指定
上どの位置にあるかを示すIDが各ROMの所定のアド
レスに書込まれており、 プロセッサを所定の時間リセット状態にするリセット信
号を発生するリセット信号発生回路と、プロセッサのリ
セット中に当該ROMからデータバス上に出力されたI
Dをチップセレクト信号によりラッチし、プロセッサ動
作時、アドレスバス上のアドレスをラッチされているI
Dと比較し、一致したとき当該ROMへチップセレクト
信号を出力する、各ROM毎に設けられたID判別回路
と、 プロセッサのリセット中、各ID判別回路を選択する前
記チップセレクト信号を出力し、また、プロセッサがリ
セット中か動作中かを示すモード信号を発生するタイミ
ング発生回路と、 モード信号がプロセッサリセット中を示しているとき前
記チップセレクト信号に対応するROMに書込まれてい
るIDのアドレスを出力し、モード信号がプロセッサ動
作中を示しているときは、プロセッサから出力されたア
ドレス信号をアドレスバスに出力するゲート回路と、 プロセッサリセット中は前記モード信号により、またプ
ロセッサ動作中はプロセッサからのメモリリード信号に
より出力イネーブル信号をROMに出力するゲート回路
を有することを特徴とする情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3090587A JPS63197251A (ja) | 1987-02-12 | 1987-02-12 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3090587A JPS63197251A (ja) | 1987-02-12 | 1987-02-12 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63197251A true JPS63197251A (ja) | 1988-08-16 |
Family
ID=12316736
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3090587A Pending JPS63197251A (ja) | 1987-02-12 | 1987-02-12 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63197251A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05313997A (ja) * | 1992-05-08 | 1993-11-26 | Nec Corp | 読取り専用記憶装置 |
US7590026B2 (en) | 2000-06-30 | 2009-09-15 | Seiko Epson Corporation | Access to printing material container |
JP2013168092A (ja) * | 2012-02-17 | 2013-08-29 | Hitachi Ltd | 電子装置、ソフトエラー耐性評価システム及び評価方法 |
-
1987
- 1987-02-12 JP JP3090587A patent/JPS63197251A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05313997A (ja) * | 1992-05-08 | 1993-11-26 | Nec Corp | 読取り専用記憶装置 |
US7590026B2 (en) | 2000-06-30 | 2009-09-15 | Seiko Epson Corporation | Access to printing material container |
US7660008B2 (en) | 2000-06-30 | 2010-02-09 | Seiko Epson Corporation | Access to printing material container |
US7697372B2 (en) | 2000-06-30 | 2010-04-13 | Seiko Epson Corporation | Access to printing material container |
JP2013168092A (ja) * | 2012-02-17 | 2013-08-29 | Hitachi Ltd | 電子装置、ソフトエラー耐性評価システム及び評価方法 |
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