JPS63197251A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS63197251A JPS63197251A JP3090587A JP3090587A JPS63197251A JP S63197251 A JPS63197251 A JP S63197251A JP 3090587 A JP3090587 A JP 3090587A JP 3090587 A JP3090587 A JP 3090587A JP S63197251 A JPS63197251 A JP S63197251A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- signal
- rom
- address
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims abstract description 4
- 230000010365 information processing Effects 0.000 claims description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプロセッサおよび該プロセッサにより１．１ｌ
ｔｌｌされる複数のＲＯＭを有する情Ｆｉｉ処理装置に
関する。
ｔｌｌされる複数のＲＯＭを有する情Ｆｉｉ処理装置に
関する。
従来、この種の情報処理装置においては、各ＲＯＭはア
ドレス何番地から何番地に対応しているというように各
々のアドレスが固定されて実装されていた。
ドレス何番地から何番地に対応しているというように各
々のアドレスが固定されて実装されていた。
（発用が解決しようとする問題点）
上述した従来の方式は、ハードウェア的な実装位置の順
序とソフトウェアプログラムのアドレス指定上の順序が
異なる場合があり、この場合実装誤りをしたり、実装位
置を明らかにするためにＲＯＭにラベルを貼り、その対
応図を作成したりしなければならず、また、ハードウェ
ア的な実装位置の順序とソフトウェアプログラムのアド
レスを一致させようとするとＲＯＭの実装にｔｉｌｌ約
を生ずるという欠点がある。
序とソフトウェアプログラムのアドレス指定上の順序が
異なる場合があり、この場合実装誤りをしたり、実装位
置を明らかにするためにＲＯＭにラベルを貼り、その対
応図を作成したりしなければならず、また、ハードウェ
ア的な実装位置の順序とソフトウェアプログラムのアド
レスを一致させようとするとＲＯＭの実装にｔｉｌｌ約
を生ずるという欠点がある。
本発明の情報処理装置は、
当該ＲＯＭｋｍ書込まれた内容がソフトウェアプログラ
ムのアドレス指定上どの位置にあるかを示すＩＤが名Ｒ
ＯＭの所定のアドレスに書込まれており、 プロセッサを所定の時間リセッ１〜状態にするりセッ］
〜信号を発生ずるリセット信号発生回路と、プロセッサ
のリセット中に当該ＲＯＭからデータバス」二に出力さ
れたＩＤをヂップセレク１−信号によりラッチし、プロ
セッサ動作時、アドレスバス上のアドレスをラッチされ
ているＩＤと比較１、ノ、一致したとき当該ＲＯＭへヂ
ップセレク］−信号を出力する、各ＲＯＭ毎に設けられ
たＩＤ判別回路と、 プロセッサのリセット中、各ＩＤ判別回路を選択する前
記チップセレクト信号を出力し、また、プロセッサがリ
セット中か動作中かを示すモード信号を発生するタイミ
ング発生回路と、モード信号がプロセッサリセット中を
示しているとき前記チップセレクト信号に対応するＲＯ
Ｍに書込まれ工いるＩＤのアドレスを出力し、モード信
号がプロセッサ動作中を示しているときは、プロセッサ
から出力されたアドレス信号をアドレスバスに出力する
ゲート回路と、 プロセッサリセット中は前記モード信号により、またプ
ロセッサ動作中はプロセッサからのメモリリード信号に
より出力イネーブル信号をＲＯＭに出力するゲート回路
を有する。
ムのアドレス指定上どの位置にあるかを示すＩＤが名Ｒ
ＯＭの所定のアドレスに書込まれており、 プロセッサを所定の時間リセッ１〜状態にするりセッ］
〜信号を発生ずるリセット信号発生回路と、プロセッサ
のリセット中に当該ＲＯＭからデータバス」二に出力さ
れたＩＤをヂップセレク１−信号によりラッチし、プロ
セッサ動作時、アドレスバス上のアドレスをラッチされ
ているＩＤと比較１、ノ、一致したとき当該ＲＯＭへヂ
ップセレク］−信号を出力する、各ＲＯＭ毎に設けられ
たＩＤ判別回路と、 プロセッサのリセット中、各ＩＤ判別回路を選択する前
記チップセレクト信号を出力し、また、プロセッサがリ
セット中か動作中かを示すモード信号を発生するタイミ
ング発生回路と、モード信号がプロセッサリセット中を
示しているとき前記チップセレクト信号に対応するＲＯ
Ｍに書込まれ工いるＩＤのアドレスを出力し、モード信
号がプロセッサ動作中を示しているときは、プロセッサ
から出力されたアドレス信号をアドレスバスに出力する
ゲート回路と、 プロセッサリセット中は前記モード信号により、またプ
ロセッサ動作中はプロセッサからのメモリリード信号に
より出力イネーブル信号をＲＯＭに出力するゲート回路
を有する。
したがって、プロセッサがＲＯＭにアクセスするときに
はプロセッサは咳ＲＯＭのＩＱをアドレス信号として出
カブればよく、ハードウェア的な実装位置とは無関係に
ＲＯＭにアクセスできる。
はプロセッサは咳ＲＯＭのＩＱをアドレス信号として出
カブればよく、ハードウェア的な実装位置とは無関係に
ＲＯＭにアクセスできる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の情報処理装置の一実施例のブロック図
、第２図はＲＯＭ８，ＩＤ．１２のアドレス・データ対
応図、第３図はＩＤ判別回路７゜９．１１のブロック図
、第４図は本実施例の動作のタイミング発生回路である
。
、第２図はＲＯＭ８，ＩＤ．１２のアドレス・データ対
応図、第３図はＩＤ判別回路７゜９．１１のブロック図
、第４図は本実施例の動作のタイミング発生回路である
。
本実施例では３個のＲＯＭ８．ＩＤ．１２が実装され、
各ＲＯＭ８，ＩＤ．１２には、当該ＲＯＭに書込まれた
内容がソフトウェアプログラムのアドレス指定上どの位
置にあるかを示すＩＱが、第４図に示すように、最終番
地ＦＦＦＦに書込まれている。そして各ＲＯＭ８，ＩＤ
．１２には■Ｄ判別回路７．９．１１が設けられている
。ＩＤ判別回路７，９．１１は、第３図に示すように、
プロセッサ４のリセット中に対応するＲＯＭからデータ
バス１４上に出力されたＩＤをチップセレクト信号２５
によりラップするＩＤラッチ回路７１と、プロセッサ初
作中アドレスバス１３に出力されたアドレス信号をＩＤ
ラッチ回路７１にラッチされているＩＤと比較し、−ｍ
したときチップセレクト信号２６を出ノＪするＩＤ比較
回路７２と、モード信号２４がプロセッサリセット中を
示しているとぎにチップセレクト信号２５を、モード信
号２４がプロセッサ動作中を示しているときチップセレ
クト信号２６を対応するＲＯＭに出力するセレクタ７３
で構成されている。基本クロック信号発生回路２．リセ
ット信号発生回路１はそれぞれ基本クロック信号２１．
リセット信号２２を発生する。ＩＤリードタイミング発
生回路３はリセット信号２２を入力するとプロセッサ４
を所定の期間リセット状態にするプロセッサリセット信
号２３と、各ＲＯＭ８，ＩＤ．１２をセレクトするチッ
プセレクト信号２５と、モード信号２４を出力する。ゲ
ート回路５はプロセッサ４とアドレスバス１３の間に設
けられており、モード信号２４がプロセッサ動作中］・
中を示しているときはアドレス信号ＦＦＦＦをアドレス
バス１３に出力し、モード信号２４がプロセッサ動作中
を示しているとぎはプロセッサ４から出力されたアドレ
ス信号をアドレスバス１３に出力する。オアゲート６は
プロセッサリセット中を示すモード信号２４またはプロ
セッサ４から出力されたメモリリード信号２７を出力イ
ネーブル信号２８としてＲＯＭ８．ＩＤ．１２に出力す
る。
各ＲＯＭ８，ＩＤ．１２には、当該ＲＯＭに書込まれた
内容がソフトウェアプログラムのアドレス指定上どの位
置にあるかを示すＩＱが、第４図に示すように、最終番
地ＦＦＦＦに書込まれている。そして各ＲＯＭ８，ＩＤ
．１２には■Ｄ判別回路７．９．１１が設けられている
。ＩＤ判別回路７，９．１１は、第３図に示すように、
プロセッサ４のリセット中に対応するＲＯＭからデータ
バス１４上に出力されたＩＤをチップセレクト信号２５
によりラップするＩＤラッチ回路７１と、プロセッサ初
作中アドレスバス１３に出力されたアドレス信号をＩＤ
ラッチ回路７１にラッチされているＩＤと比較し、−ｍ
したときチップセレクト信号２６を出ノＪするＩＤ比較
回路７２と、モード信号２４がプロセッサリセット中を
示しているとぎにチップセレクト信号２５を、モード信
号２４がプロセッサ動作中を示しているときチップセレ
クト信号２６を対応するＲＯＭに出力するセレクタ７３
で構成されている。基本クロック信号発生回路２．リセ
ット信号発生回路１はそれぞれ基本クロック信号２１．
リセット信号２２を発生する。ＩＤリードタイミング発
生回路３はリセット信号２２を入力するとプロセッサ４
を所定の期間リセット状態にするプロセッサリセット信
号２３と、各ＲＯＭ８，ＩＤ．１２をセレクトするチッ
プセレクト信号２５と、モード信号２４を出力する。ゲ
ート回路５はプロセッサ４とアドレスバス１３の間に設
けられており、モード信号２４がプロセッサ動作中］・
中を示しているときはアドレス信号ＦＦＦＦをアドレス
バス１３に出力し、モード信号２４がプロセッサ動作中
を示しているとぎはプロセッサ４から出力されたアドレ
ス信号をアドレスバス１３に出力する。オアゲート６は
プロセッサリセット中を示すモード信号２４またはプロ
セッサ４から出力されたメモリリード信号２７を出力イ
ネーブル信号２８としてＲＯＭ８．ＩＤ．１２に出力す
る。
次に、本実施例の動作を第４図のタイムチャートにより
説明する。
説明する。
時刻１′１にリセット信号発生回路１からリセット信号
２２が送出されると、ＩＤリードタイミング発生回路３
からプロセッサリセット信号２３が出力されプロセッサ
４はリセット状態になる。次の時刻ｔ２にＩＤリードタ
イミング発生回路３から出力されるモード信号２４がロ
ーレベルになる。
２２が送出されると、ＩＤリードタイミング発生回路３
からプロセッサリセット信号２３が出力されプロセッサ
４はリセット状態になる。次の時刻ｔ２にＩＤリードタ
イミング発生回路３から出力されるモード信号２４がロ
ーレベルになる。
このモード信号２４の変化によりゲート回路５からアド
レス信号ＦＦＦＦがアドレスバス１３に出力されるとと
もに、モード信号２４はオアゲート６に入力し、出力イ
ネーブル信号２８としてＲＯＭ８．ＩＤ．１２に出力さ
れる。そして時刻ｔ３に［Ｄ判別回路７に対してチップ
セレクト信号２５が出力される。このチップセレクト信
号２５はセレクタ７３を経てＲＯＭ８に出力される。こ
の結果、ＲＯＭ８の最終番地ＦＦＦＦがアクセスされ、
格納されているＩＤがデータバス１４に出力され、時刻
ｔ４に、チップセレクト信号２５がハイレベルになると
きＩＤラッチ回路７１にラッチされる。この後、同様に
してＩＤ判別回路９゜１１に順次チップセレクト信号２
５が出力され、ＲＯＭＩＤ．１２のＩＤラッチ回路７１
にＩＤが記憶される。このようにｊ）で全てのＲＯＭ８
゜ＩＤ．１２のＩＤがそれぞれのＩＤラッチ回路７１に
記憶されると、時刻ｔ６にモード信＠２４がハイレベル
になる。モード信号２４がハイレベルになった時点でゲ
ート回路５は開く。そして、時刻ｔ６にプロセッサリセ
ット信号２３がハイレベルになるとプロセッサ４はリセ
ット状態を解除されて動作状態となる。プロセッサ４は
ＲＯＭ８のＩＯをアドレス信号として、またメモリリー
ド信号２７を出力する。このＩＤはゲート回路５を通っ
てアドレスバス１３上に出力される。モしてＩＤ判別回
路７のＩＤ比較回路７２から一致を示すチップセレクト
信＠２６が出力されセレクタ７３で選択されてＲＯＭ８
に入力する。これにより、ＲＯＭ８がチップセレクトさ
れ、以後、プロセッサ４がアドレスバス１３にアドレス
信号を出力することによりＲＯＭ８の指定されたアドレ
スのデータが読出されてデータバス１４上に出力され、
プロセッサ４に入力する。
レス信号ＦＦＦＦがアドレスバス１３に出力されるとと
もに、モード信号２４はオアゲート６に入力し、出力イ
ネーブル信号２８としてＲＯＭ８．ＩＤ．１２に出力さ
れる。そして時刻ｔ３に［Ｄ判別回路７に対してチップ
セレクト信号２５が出力される。このチップセレクト信
号２５はセレクタ７３を経てＲＯＭ８に出力される。こ
の結果、ＲＯＭ８の最終番地ＦＦＦＦがアクセスされ、
格納されているＩＤがデータバス１４に出力され、時刻
ｔ４に、チップセレクト信号２５がハイレベルになると
きＩＤラッチ回路７１にラッチされる。この後、同様に
してＩＤ判別回路９゜１１に順次チップセレクト信号２
５が出力され、ＲＯＭＩＤ．１２のＩＤラッチ回路７１
にＩＤが記憶される。このようにｊ）で全てのＲＯＭ８
゜ＩＤ．１２のＩＤがそれぞれのＩＤラッチ回路７１に
記憶されると、時刻ｔ６にモード信＠２４がハイレベル
になる。モード信号２４がハイレベルになった時点でゲ
ート回路５は開く。そして、時刻ｔ６にプロセッサリセ
ット信号２３がハイレベルになるとプロセッサ４はリセ
ット状態を解除されて動作状態となる。プロセッサ４は
ＲＯＭ８のＩＯをアドレス信号として、またメモリリー
ド信号２７を出力する。このＩＤはゲート回路５を通っ
てアドレスバス１３上に出力される。モしてＩＤ判別回
路７のＩＤ比較回路７２から一致を示すチップセレクト
信＠２６が出力されセレクタ７３で選択されてＲＯＭ８
に入力する。これにより、ＲＯＭ８がチップセレクトさ
れ、以後、プロセッサ４がアドレスバス１３にアドレス
信号を出力することによりＲＯＭ８の指定されたアドレ
スのデータが読出されてデータバス１４上に出力され、
プロセッサ４に入力する。
以上説明したように本発明は、ＲＯＭへＩＤを寓込んで
置き、ＲＯＭをアクセスするプロセッサのリセット中に
ＩＤを読出して記憶し、プロセッサがリセットを終了し
動作状態に入った時、プロセッサの出力するアドレスと
ＩＤを比較し、一致した時ＲＯＭをアクセスする回路を
各ＲＯＭに設けることにより、複数のＲＯＭが存在した
時各々のＲＯＭを固定した位置に実装する必要がなくな
り、いちいちＲＯＭに実装位置を示すラベルを貼り、さ
らにその対応図を作るという作業を除くことが出来、ま
た、実装位＠誤りをなくす効果がある。
置き、ＲＯＭをアクセスするプロセッサのリセット中に
ＩＤを読出して記憶し、プロセッサがリセットを終了し
動作状態に入った時、プロセッサの出力するアドレスと
ＩＤを比較し、一致した時ＲＯＭをアクセスする回路を
各ＲＯＭに設けることにより、複数のＲＯＭが存在した
時各々のＲＯＭを固定した位置に実装する必要がなくな
り、いちいちＲＯＭに実装位置を示すラベルを貼り、さ
らにその対応図を作るという作業を除くことが出来、ま
た、実装位＠誤りをなくす効果がある。
第１図は本発明の情報処理装置の一実施例のブロック図
、第２図はＲＯＭ８．ＩＤ．１２のアドレス・データ対
応図、第３図はＩＤ判別回路７゜９．１１のブロック図
、第４図は本実施例の動作のタイミングチャートである
。 １・・・リセット信号発生回路、 ２・・・基本クロック信号回路、 ３・・・ＩＤリードタイミング発生回路、４・・・プロ
セッサ、 ５・・・ゲート回路、６・・・オアゲー
ト、 ７．９．１１・・−ＩＤ判別回路、 ８． ＩＤ． １２・・・ＲＯＭ。 １３・・・アドレスバス、 １４・・・データバス、
２１・・・４本クロック信号、２２・・・リセット信号
、２３・・・プロセッサリセット信号、 ２４・・・モード信号、 ２５．２６・・・チップセレクト信号、２７・・・メモ
リリード信号 ２８・・・出力イネーブル信号、 ７１・・・ＩＤラッチ回路、 ７２・・・ＩＤ比較回路
、７３・・・セレクタ。
、第２図はＲＯＭ８．ＩＤ．１２のアドレス・データ対
応図、第３図はＩＤ判別回路７゜９．１１のブロック図
、第４図は本実施例の動作のタイミングチャートである
。 １・・・リセット信号発生回路、 ２・・・基本クロック信号回路、 ３・・・ＩＤリードタイミング発生回路、４・・・プロ
セッサ、 ５・・・ゲート回路、６・・・オアゲー
ト、 ７．９．１１・・−ＩＤ判別回路、 ８． ＩＤ． １２・・・ＲＯＭ。 １３・・・アドレスバス、 １４・・・データバス、
２１・・・４本クロック信号、２２・・・リセット信号
、２３・・・プロセッサリセット信号、 ２４・・・モード信号、 ２５．２６・・・チップセレクト信号、２７・・・メモ
リリード信号 ２８・・・出力イネーブル信号、 ７１・・・ＩＤラッチ回路、 ７２・・・ＩＤ比較回路
、７３・・・セレクタ。
Claims (1)
- 【特許請求の範囲】 プロセッサおよび該プロセッサにより制御される複数の
ＲＯＭを有する情報処理装置において、当該ＲＯＭに書
込まれた内容がソフトウェアプログラムのアドレス指定
上どの位置にあるかを示すＩＤが各ＲＯＭの所定のアド
レスに書込まれており、 プロセッサを所定の時間リセット状態にするリセット信
号を発生するリセット信号発生回路と、プロセッサのリ
セット中に当該ＲＯＭからデータバス上に出力されたＩ
Ｄをチップセレクト信号によりラッチし、プロセッサ動
作時、アドレスバス上のアドレスをラッチされているＩ
Ｄと比較し、一致したとき当該ＲＯＭへチップセレクト
信号を出力する、各ＲＯＭ毎に設けられたＩＤ判別回路
と、 プロセッサのリセット中、各ＩＤ判別回路を選択する前
記チップセレクト信号を出力し、また、プロセッサがリ
セット中か動作中かを示すモード信号を発生するタイミ
ング発生回路と、 モード信号がプロセッサリセット中を示しているとき前
記チップセレクト信号に対応するＲＯＭに書込まれてい
るＩＤのアドレスを出力し、モード信号がプロセッサ動
作中を示しているときは、プロセッサから出力されたア
ドレス信号をアドレスバスに出力するゲート回路と、 プロセッサリセット中は前記モード信号により、またプ
ロセッサ動作中はプロセッサからのメモリリード信号に
より出力イネーブル信号をＲＯＭに出力するゲート回路
を有することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3090587A JPS63197251A (ja) | 1987-02-12 | 1987-02-12 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3090587A JPS63197251A (ja) | 1987-02-12 | 1987-02-12 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63197251A true JPS63197251A (ja) | 1988-08-16 |
Family
ID=12316736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3090587A Pending JPS63197251A (ja) | 1987-02-12 | 1987-02-12 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63197251A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05313997A (ja) * | 1992-05-08 | 1993-11-26 | Nec Corp | 読取り専用記憶装置 |
| US7590026B2 (en) | 2000-06-30 | 2009-09-15 | Seiko Epson Corporation | Access to printing material container |
| JP2013168092A (ja) * | 2012-02-17 | 2013-08-29 | Hitachi Ltd | 電子装置、ソフトエラー耐性評価システム及び評価方法 |
-
1987
- 1987-02-12 JP JP3090587A patent/JPS63197251A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05313997A (ja) * | 1992-05-08 | 1993-11-26 | Nec Corp | 読取り専用記憶装置 |
| US7590026B2 (en) | 2000-06-30 | 2009-09-15 | Seiko Epson Corporation | Access to printing material container |
| US7660008B2 (en) | 2000-06-30 | 2010-02-09 | Seiko Epson Corporation | Access to printing material container |
| US7697372B2 (en) | 2000-06-30 | 2010-04-13 | Seiko Epson Corporation | Access to printing material container |
| JP2013168092A (ja) * | 2012-02-17 | 2013-08-29 | Hitachi Ltd | 電子装置、ソフトエラー耐性評価システム及び評価方法 |
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