JPH0291947A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPH0291947A JPH0291947A JP24507588A JP24507588A JPH0291947A JP H0291947 A JPH0291947 A JP H0291947A JP 24507588 A JP24507588 A JP 24507588A JP 24507588 A JP24507588 A JP 24507588A JP H0291947 A JPH0291947 A JP H0291947A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- buffer circuit
- input
- gate width
- emitter length
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Bipolar Transistors (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はディジタル回路の入力回路に関するものである
。
。
（従来の技術）
近年、化合物半導体デバイス技術の発展はめざましいも
のがある。化合物半導体の高移動度性やバンド構造等、
様々な特徴を生かしたデバイス応用が考えられており、
たとえば光通信用のマルチプレクサ−（ＭＵＸ）、デイ
マルチプレクサー（ＤＭＵＸ）回路のような、超高速デ
ィジタル回路への応用の研究開発も、急速に進められて
いる。これらのディジタル回路では、１個のクロック信
号で同時に幾つかの負荷回路を駆動する必要があり、従
来は第４図に示すように、負荷回路を１個として設計さ
れたバッファ回路３の出力端子６に、幾つかの負荷回路
？、 ８．９が（ただし第４図では負荷回路は３個であ
る）並列に接続される回路構成となっていた。
のがある。化合物半導体の高移動度性やバンド構造等、
様々な特徴を生かしたデバイス応用が考えられており、
たとえば光通信用のマルチプレクサ−（ＭＵＸ）、デイ
マルチプレクサー（ＤＭＵＸ）回路のような、超高速デ
ィジタル回路への応用の研究開発も、急速に進められて
いる。これらのディジタル回路では、１個のクロック信
号で同時に幾つかの負荷回路を駆動する必要があり、従
来は第４図に示すように、負荷回路を１個として設計さ
れたバッファ回路３の出力端子６に、幾つかの負荷回路
？、 ８．９が（ただし第４図では負荷回路は３個であ
る）並列に接続される回路構成となっていた。
（本発明が解決しようとする問題点）
ところが、ディジタル回路をマイクロ波領域で高速動作
させる場合、前記ディジタル回路の動作限界は、データ
信号伝送系等よりも、使用する周波数が高いクロック信
号伝送系の性能により決定される。従って、１個のバッ
ファ回路に多くの負荷回路が並列につなげられている、
従来のクロック入力回路を有するディジタル回路を、高
周波クロックで動作させた時、バッファ回路の負荷が重
くなっているため、バッファ回路での利得が低下し、出
力されるクロック信号は大きく減衰され、その振幅は十
分に大きく得られなくなる。またクロック信号の立ち上
がり、立ち下がり特性も劣化する。これらの原因が、デ
ィジタル回路をさらに高周波クロックで動作させること
を妨げていた。
させる場合、前記ディジタル回路の動作限界は、データ
信号伝送系等よりも、使用する周波数が高いクロック信
号伝送系の性能により決定される。従って、１個のバッ
ファ回路に多くの負荷回路が並列につなげられている、
従来のクロック入力回路を有するディジタル回路を、高
周波クロックで動作させた時、バッファ回路の負荷が重
くなっているため、バッファ回路での利得が低下し、出
力されるクロック信号は大きく減衰され、その振幅は十
分に大きく得られなくなる。またクロック信号の立ち上
がり、立ち下がり特性も劣化する。これらの原因が、デ
ィジタル回路をさらに高周波クロックで動作させること
を妨げていた。
本発明の目的は、ディジタル回路のクロック入力回路の
前述の欠点を克服するために、バッファ回路の負荷特性
を強化し、クロック信号の減衰およびクロック信号の立
ち上がり、立ち下がり特性を改善することにより、前記
ディジタル回路をより高周波領域まで動作できるように
することである。
前述の欠点を克服するために、バッファ回路の負荷特性
を強化し、クロック信号の減衰およびクロック信号の立
ち上がり、立ち下がり特性を改善することにより、前記
ディジタル回路をより高周波領域まで動作できるように
することである。
（問題を解決するための手段）
本発明は、入力端子および出力端子を有するバッファ回
路の入力端子に入力信号が接続され、また前記バッファ
回路の出力端子にＮ個（ただしＮは自然数）の負荷回路
が並列に接続されている入力回路において、前記バッフ
ァ回路を構成するバイポーラトランジスタ（または電界
効果トランジスタ）のエミッタ長（またはゲート幅）お
よび抵抗の値を、負荷回路が１個のとき最適化されたバ
ッファ回路のエミッタ長（またはゲート幅）および抵抗
値の、それぞれに倍および１／Ｋ倍（ただしＫは１より
大きい数）にしたバッファ回路とすること、または、バ
ッファ回路をＭ個（ただしＭは２以上の自然数）並列に
接続する入力回路とすることである。
路の入力端子に入力信号が接続され、また前記バッファ
回路の出力端子にＮ個（ただしＮは自然数）の負荷回路
が並列に接続されている入力回路において、前記バッフ
ァ回路を構成するバイポーラトランジスタ（または電界
効果トランジスタ）のエミッタ長（またはゲート幅）お
よび抵抗の値を、負荷回路が１個のとき最適化されたバ
ッファ回路のエミッタ長（またはゲート幅）および抵抗
値の、それぞれに倍および１／Ｋ倍（ただしＫは１より
大きい数）にしたバッファ回路とすること、または、バ
ッファ回路をＭ個（ただしＭは２以上の自然数）並列に
接続する入力回路とすることである。
（作用）
バッファ回路を構成するバイポーラトランジスタのエミ
ッタ長（または電界効果トランジスタのゲート幅）を大
きくすること、および抵抗の値を小さくすることにより
、各素子の電流駆動能力が向上する。これによりバッフ
ァ回路の電流駆動能力も向上し、前記バッファ回路に接
続される負荷を駆動する能力も大きくすることができる
。またバッファ回路を複数個並列した場合にも、バッフ
ァ回路１涸当たりの負荷数が軽減され、バッファ回路の
負荷駆動能力を向上することができる。これらによりバ
ッファ回路の出力信号振幅が大きくなり、また出力信号
の立ち上がり、立ち下がり特性が改善され、高周波クロ
ックにもかがわらず、バッファ回路が多くの負荷回路を
駆動することができる。
ッタ長（または電界効果トランジスタのゲート幅）を大
きくすること、および抵抗の値を小さくすることにより
、各素子の電流駆動能力が向上する。これによりバッフ
ァ回路の電流駆動能力も向上し、前記バッファ回路に接
続される負荷を駆動する能力も大きくすることができる
。またバッファ回路を複数個並列した場合にも、バッフ
ァ回路１涸当たりの負荷数が軽減され、バッファ回路の
負荷駆動能力を向上することができる。これらによりバ
ッファ回路の出力信号振幅が大きくなり、また出力信号
の立ち上がり、立ち下がり特性が改善され、高周波クロ
ックにもかがわらず、バッファ回路が多くの負荷回路を
駆動することができる。
（実施例）
以下に本発明の詳細な説明する。実施例ではバイポーラ
トランジスタを用いた説明を行なう。
トランジスタを用いた説明を行なう。
第１図および第３図に本発明の入力回路の構成例を示す
。バッファ回路は第５図に示されるような、従来の負荷
回路を１個として設計されたＥＣＬ回路で構成されてい
るものと同形式である。第５図は２個のトランジスタｉ
ｏ、 ｉｌが定電流源トランジスタ１２に接続され、ト
ランジスタ１３．１４はエミッタホロワ回路を構成する
ＥＣＬ回路である。第１図および第３図のバッファ回路
の入力端子２は第５図のＥＣＬ回路の端子２４に対応し
、第１図および第３図の出力端子６は第５図のＥＣＬ回
路の端子２／Ｋ対応している。出力は、エミッタホロワ
回路のトランジスタのエミッタ電圧をレベルシフトして
出力される。第１図では、第４図のバッファ回路を構成
しているバイポーラトランジスタのエミッタ長を３倍、
抵抗値を１／３倍（実施例ではに＝Ｎ＝３）にしている
。第２図は第１図のバッファ回路図であり、第５図のバ
ッファ回路のバイポーラトランジスタのエミッタ長倉３
倍に、また抵抗値を１７３倍にすることによりバッファ
回路の負荷駆動能力を高めている。これによりバッファ
回路の電流駆動能力を３倍に向上させている。また第３
図では第４図のバッファ回路を３個並列化してその出力
端子に、３個の負荷回路が並列につなげられている（実
施例ではＭ＝Ｎ＝＝３）。この場合バッファ回路１伺当
たりの負荷数は、バッファ回路を並列化することにより
、１個に軽減されている。
。バッファ回路は第５図に示されるような、従来の負荷
回路を１個として設計されたＥＣＬ回路で構成されてい
るものと同形式である。第５図は２個のトランジスタｉ
ｏ、 ｉｌが定電流源トランジスタ１２に接続され、ト
ランジスタ１３．１４はエミッタホロワ回路を構成する
ＥＣＬ回路である。第１図および第３図のバッファ回路
の入力端子２は第５図のＥＣＬ回路の端子２４に対応し
、第１図および第３図の出力端子６は第５図のＥＣＬ回
路の端子２／Ｋ対応している。出力は、エミッタホロワ
回路のトランジスタのエミッタ電圧をレベルシフトして
出力される。第１図では、第４図のバッファ回路を構成
しているバイポーラトランジスタのエミッタ長を３倍、
抵抗値を１／３倍（実施例ではに＝Ｎ＝３）にしている
。第２図は第１図のバッファ回路図であり、第５図のバ
ッファ回路のバイポーラトランジスタのエミッタ長倉３
倍に、また抵抗値を１７３倍にすることによりバッファ
回路の負荷駆動能力を高めている。これによりバッファ
回路の電流駆動能力を３倍に向上させている。また第３
図では第４図のバッファ回路を３個並列化してその出力
端子に、３個の負荷回路が並列につなげられている（実
施例ではＭ＝Ｎ＝＝３）。この場合バッファ回路１伺当
たりの負荷数は、バッファ回路を並列化することにより
、１個に軽減されている。
これらにより大力バッファ回路の出力信号は、より高周
波領域まで信号振幅の減衰が抑えられ、また出力信号の
立ち上がり、立ち下がり特性も改善され、これらの入力
回路で構成されたディジタル回路は、より高速動作が可
能となる。
波領域まで信号振幅の減衰が抑えられ、また出力信号の
立ち上がり、立ち下がり特性も改善され、これらの入力
回路で構成されたディジタル回路は、より高速動作が可
能となる。
（発明の効果）
本発明によれば、バッファ回路を構成するバイポーラト
ランジスタ（または電界効果トランジスタ）のエミッタ
長（またはゲート幅）を大きくすること、および抵抗値
を小さくすることにより、各素子とこれらにより構成さ
れるバッファ回路の電流駆動能力が向上され、負荷駆動
能力を向上することができる。また、バッファ回路を並
列化することにより、バッファ回路１憫当たりの負荷数
を軽減することができる。これらにより、バッファ回路
の負荷特性を改善することができ、前記バッファ回路の
負荷時の動作限界周波数を、前記バッファ回路の無負荷
時の動作限界周波数により近づけることができる。
ランジスタ（または電界効果トランジスタ）のエミッタ
長（またはゲート幅）を大きくすること、および抵抗値
を小さくすることにより、各素子とこれらにより構成さ
れるバッファ回路の電流駆動能力が向上され、負荷駆動
能力を向上することができる。また、バッファ回路を並
列化することにより、バッファ回路１憫当たりの負荷数
を軽減することができる。これらにより、バッファ回路
の負荷特性を改善することができ、前記バッファ回路の
負荷時の動作限界周波数を、前記バッファ回路の無負荷
時の動作限界周波数により近づけることができる。
従って、前記入力回路をクロック入力回路として有する
、ディジタル回路の高速動作を可能とする。Ｎ＝３の実
施例では、クロック周波数１５ＧＨｚで動作させた場合
、バッファ回路を構成するバイポーラトランジスタのエ
ミッタ長を３倍に、抵抗値を１７３倍にすること、また
はバッファ回路を３個並列化することにより、バッファ
回路から出力されるクロック振幅を約２倍まで改善する
ことができ、前記実施例を入力回路として有するＤＭＵ
Ｘ回路の動作限界周波数を１４ＧＨｚ以上まで大幅にの
ばすことができる。
、ディジタル回路の高速動作を可能とする。Ｎ＝３の実
施例では、クロック周波数１５ＧＨｚで動作させた場合
、バッファ回路を構成するバイポーラトランジスタのエ
ミッタ長を３倍に、抵抗値を１７３倍にすること、また
はバッファ回路を３個並列化することにより、バッファ
回路から出力されるクロック振幅を約２倍まで改善する
ことができ、前記実施例を入力回路として有するＤＭＵ
Ｘ回路の動作限界周波数を１４ＧＨｚ以上まで大幅にの
ばすことができる。
第１図は本発明の入力回路の実施例を示す図である。第
２図は、ＥＣＬ回路で構成された第１図のバッファ回路
図、第３図は本発明による入力回路の他の実施例を示す
図、第４図は従来の入力回路の構成例を示す図、第５図
はＥＣＬ回路で構成された従来のバッファ回路図である
。 １・・・・クロック信号 ２・・・・バッファ回路の入力端子 ３．４，５・・・・バッファ回路 ６・・・・バッファ回路の出力端子 ？、 ８．９・・・・負荷回路 １０、１１．１２．１３．１４・・・・トランジスタ１
５、１６．１７．１８．１９．２０・・・抵抗２１．２
２・・・・レベルシック ２３、２５．２６．２８・・・・ＤＣ電圧端子２４・・
・・入力端子 ２７・・・・出力端子 冬 １ 起
２図は、ＥＣＬ回路で構成された第１図のバッファ回路
図、第３図は本発明による入力回路の他の実施例を示す
図、第４図は従来の入力回路の構成例を示す図、第５図
はＥＣＬ回路で構成された従来のバッファ回路図である
。 １・・・・クロック信号 ２・・・・バッファ回路の入力端子 ３．４，５・・・・バッファ回路 ６・・・・バッファ回路の出力端子 ？、 ８．９・・・・負荷回路 １０、１１．１２．１３．１４・・・・トランジスタ１
５、１６．１７．１８．１９．２０・・・抵抗２１．２
２・・・・レベルシック ２３、２５．２６．２８・・・・ＤＣ電圧端子２４・・
・・入力端子 ２７・・・・出力端子 冬 １ 起
Claims (2)
- （１）入力端子および出力端子を有するバッファ回路の
入力端子に、入力信号が接続され、また前記バッファ回
路の出力端子に、Ｎ個（ただしＮは自然数）の負荷回路
が並列に接続されている入力回路において、前記バッフ
ァ回路を構成するバイポーラトランジスタ（または電界
効果トランジスタ）のエミッタ長（またはゲート幅）お
よび抵抗の値を、負荷回路が１個（Ｎ＝１）のとき最適
化されたバッファ回路のエミッタ長（またはゲート幅）
および抵抗値の、それぞれＫ倍および１／Ｋ倍（ただし
Ｋは１より大きい数）にした、バッファ回路とすること
を特徴とする入力回路。 - （２）特許請求の範囲第１項に記載の入力回路において
、バッファ回路をＭ個（ただしＭは２以上の自然数）並
列に接続することを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24507588A JPH0291947A (ja) | 1988-09-28 | 1988-09-28 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24507588A JPH0291947A (ja) | 1988-09-28 | 1988-09-28 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0291947A true JPH0291947A (ja) | 1990-03-30 |
Family
ID=17128223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24507588A Pending JPH0291947A (ja) | 1988-09-28 | 1988-09-28 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0291947A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206800A (ja) * | 1991-11-22 | 1993-08-13 | Kawasaki Steel Corp | 出力回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116330A (en) * | 1980-02-20 | 1981-09-12 | Oki Electric Ind Co Ltd | Output interface circuit |
-
1988
- 1988-09-28 JP JP24507588A patent/JPH0291947A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116330A (en) * | 1980-02-20 | 1981-09-12 | Oki Electric Ind Co Ltd | Output interface circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206800A (ja) * | 1991-11-22 | 1993-08-13 | Kawasaki Steel Corp | 出力回路 |
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